Hallo, ich habe eine allgemeine Frage. Ich habe bei einem Spartan 6 FPGA eine Bank mit 3V3 versorgt und muss einen Port die Schaltschwelle auf 1,5V (LVCMOS1V5) herabsetzen, damit die Logikzustände eindeutig erkannt werden. Die Einstellugen mit Plan Ahead durchegführt und es funktioniert einwandfrei. Gibt es einen Grund, dass diese Einstellung in den Constraints irgend etwas negatives bewirkt (das z.B. die Stromaufnahme steigt)? Danke für eure Hilfe im Voraus Gruß Ernst
Gast
#3744423
Geht das überhaupt so einfach? Ich nehme an, die Bank ist eine 3V3-Bank. Wie hast du dann VREF angewendet?
Gast
#3744507
Ernst Heini schrieb: > eine > Bank mit 3V3 versorgt und muss einen Port die Schaltschwelle auf 1,5V > (LVCMOS1V5 Was verstehst Du unter Schaltschwelle? Außerdem empfehle ich die Lektüre von UG381, speziell Tabelle 1-5: Spartan-6 FPGA Single-Ended I/O Standard Bank Compatibility Duke
Hallo, die Bank 1 wird mit 3V3 versorgt. Der Port ist als Eingang deklariert und kann laut Tabelle 1-5 auf LVCMOS15 gesetzt werden. Mein externes device liefert maximal 1.2V als high-Pegel an den Port. Wenn ich den Port als LVCMOS33 betreibe, wird der Pegel nicht erkannt. Der Hinweis mit dem Datenblatt war der richtige Hinweis. Danke Ernst
Gast
#3745328
Ernst Heini schrieb: > Mein externes device liefert maximal 1.2V als high-Pegel an den Port. Hmm. Warum verwendest Du dann nicht LVCMOS12 als IO-Standard? Ich seh grad, laut DS162, Tabelle 9, Seite 10 macht es auch keinen Unterschied mehr in der Schaltschwelle... Duke
Ernst Heini schrieb: > die Bank 1 wird mit 3V3 versorgt. Der Port ist als Eingang deklariert > und kann laut Tabelle 1-5 auf LVCMOS15 gesetzt werden. > > Mein externes device liefert maximal 1.2V als high-Pegel an den Port. > Wenn ich den Port als LVCMOS33 betreibe, wird der Pegel nicht erkannt. Ich kann mir nicht ganz vorstellen dass es funktioniert. Erstens ist es meines Wissens nicht erlaubt, einen einzelne Port der Bank unterschiedlich zu den anderen zu konfigurieren. Man darf meiner Meinung nach nicht alle Pins der Bank mit LVCMOS33 und einen davon mit LVCMOS15 konfigurieren. Da sollte die Xilinx Tool schreien. Zweitens hat die Konfiguration mit LVCMOS15 keine Auswirkungen auf die Schaltschwelle, diese liegt für alle LVCMOSxx Modi immer bei 0,75 * VCCO (siehe DS162) und 75% von 3.3 V sind 2.47 V.
Hallo, war mir anfangs unsicher, ob ein reduzierter Schaltpegel am FPGA einen erhöhten Strombedarf mitbringen würde. Gruß Ernst
Ernst Heini schrieb: > war mir anfangs unsicher, ob ein reduzierter Schaltpegel am FPGA einen > erhöhten Strombedarf mitbringen würde. Wie gesagt. Glaube nicht, dass der Schaltpegel überhaupt reduziert wird. Dazu müsste die Tools/das FPGA wissen, dass die Bank mit 3.3 V versorgt wird weil es ja für jede Kombination LVCMOSxx und 1,2V, 1,5V, 2,5V usw unterschiedliche Schaltschwellen benötigt werden. Weder die Tools, noch das FPGA wissen aber, dass Du die Bank mit 3.3 V versorgst.
Gast
#3745674
Klaus Falser schrieb: > Ich kann mir nicht ganz vorstellen dass es funktioniert. Ich bin mir auch unsicher. UG381, Tabelle 1-5, sagt: an einer 3.3V Bank ist LCCMOS15 als Input zulässig. Die Frage ist trotzdem, wo liegt die Schaltschwelle. Im Zweifelsfall verwendet man einen Levelshifter. In diesem Fall dürfte ein Vorwiderstand + Transistor + interner Pull-Up reichen. Vielleicht kann die Signalquelle als Open-Collector betrieben werden. Dann reicht der Pull-Up. Duke
Gast
#3745704
Duke Scarring schrieb: > Ich bin mir auch unsicher. UG381, Tabelle 1-5, sagt: an einer 3.3V Bank > ist LCCMOS15 als Input zulässig. > Die Frage ist trotzdem, wo liegt die Schaltschwelle. Bei 0.38 V Vilmax bzw. 0.8 V Vihmin. Da ist DS162 eigentlich eindeutig. Siehe auch http://forums.xilinx.com/t5/Spartan-Family-FPGAs/Spartan-6-IO-Bank-Voltage-and-IOStandard-in-UCF/m-p/188704/highlight/true#M14088 Ich meine mich dunkel zu erinnern, dass im IO tatsächlich Thresholds anhand des IOSTANDARD umgestellt werden.
Klaus Falser schrieb: > Zweitens hat die Konfiguration mit LVCMOS15 keine Auswirkungen auf die > Schaltschwelle, diese liegt für alle LVCMOSxx Modi immer bei 0,75 * VCCO > (siehe DS162) und 75% von 3.3 V sind 2.47 V. Dieses gilt nur, wenn der Port als Ausgang definiert ist. Als Eingang gelten die niedrigeren Pegel (Tabelle 9; DS162), deshalb funktioniert es auch. Gruß Ernst
Ernst Heini schrieb: > Als Eingang > gelten die niedrigeren Pegel (Tabelle 9; DS162), deshalb funktioniert es > auch. Stimmt, das habe ich übersehen. Und dort liegt auch der Unterschied zwischen LVCMOS15 und LVCMOS15_JEDEC. Bei letzter hängen die Schaltschwellen von der VCCO Spannung ab, bei ersterer nicht.
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