seriell-parallel Umsetzer mit EPM3032

Hallo Lothar,

danke für Deine Antwort!

Slave-Select - klar gehört die zu SPI. Die wollte ich auf einen Pin 
legen, der dann als enable für alle internen Logik-Elemente dient.

>> über einen Zähler wollte ich den Trigger für "Byte voll" generieren.
> du könntest aber auch den Slave-Select nehmen... :-/

Nee, ich möchte von außen keine weiteren Signale haben - dann hätte ich 
ja wieder ein Synchronisationsproblem.
Weiß ja nicht, ob mein Vorhaben umgesetzt werden kann - der serielle 
Datenstrom kommt von einem Sensor und soll in einen Speicher mit 
parallelem Interface geschrieben werden.

Also quasi auf Tastendruck wird die Protokollierung gestartet und endet 
wenn Speicher voll ist.

>> Allerdings wollte ich auch die Speicheradresse "automatisch" hochzählen
>> lassen.
> Da gibt es einige Möglichkeiten:
> 1) Lass doch einfach mit jedem Bit einen Zähler um 1 hochzählen,
>    und nimm erst ab dem 3. Bit die Adresse.
> 2) zähl die Adresse mit der steigenden Flanke vom SS hoch.

Hm - weiß jetzt nicht, wie ich das 3. Bit erkennen soll. SS kann und 
will ich nicht verwenden, da es ja bereits für den Baustein verwendet 
wird.

>> Gibt es z.B. Module, mit denen ich 2 gleiche Flanken erkennen kann
>> (z.B. ein AND, das auf Flanke und nicht auf Level reagiert)?
> Du willst behaupten, dass du zwei zeitgleiche Flanken hinbekommst?

Ich will garnix behaupten!
Nur wenn ich mir den Datenstrom anschaue, der mir zur Verfügung steht, 
...
Mir ist noch nicht (ganz) klar, wie ich alleine über den SPI-Takt die 
ganze Logik steuern kann.

Wie gesagt, ich wollte den Clock von SPI als Clock für die Logik nehmen.
Wenn ich dann eine Möglichkeit hätte, den Flankenwechsel von 2 
Ausgangspins eines Zählers zu vergleichen, also z.B. wenn O0 und O2 
"gleichzeitig" eine fallende Flanke haben, dann hätte ich den Trigger 
für's Latch und alle Ram-Operationen.

Das "gleichzeitig" könnte ja auch eine Zeiteinheit kleiner dem SPI-Takt 
sein.

Wie sieht das denn aus, wenn ich einen EPM3032 mit 4ns habe, ist dann 
die kleinste Zeiteinheit 4ns oder könnte ich "gleichzeitig" auch als 
innerhalb von 2ns festlegen?

Wenn alle Logik-Elemente des CPLD mit dem gleichen Takt gesteuert 
werden, in wie weit kann man dann von einer Gleichzeitigkeit der Flanken 
ausgehen?

>> der serielle Datenstrom kommt von einem Sensor
> Der Sensor sendet also dauernd?
> Wie markiert der Anfang und Ende eines Datenworts?
> Wer ist Master, wer ist Slave?
> Und wie spielt da der SlaveSelect mit?

Hm, das sind Fragen, die ich außerhalb des CPLD zu lösen gedenke.
Das CPLD soll auf jeden Fall ein Slave sein, der mit SS aktiviert wird.
Dementsprechend geht die Übertragung mit SS los, also Takt und Daten.
Die Datenworte sind nicht markiert, es ist ein Bitstrom ohne Framedaten.

Es gibt zwar Frameinformationen, die liegen aber auf einer separaten 
Leitung und betragen mehrere Bytes. Die Information hilft mir beim CPLD 
nicht wirklich weiter.

> Genau das wird schwierig, denn wenn die SPI-Übertragung fertig ist, gibt
> es keinen Takt mehr. Und erst dann kannst du eigentlich loslegen und in
> den Speicher schreiben. Das ist aber schwierig, so ganz ohne Takt... :-/

Genau. Deshalb muss es gleich losgehen. Um bei dem Speicher auch 
langsamere Modelle verwenden zu können, dachte ich, ich beschreibe den 
Speicher unabhängig vom SPI-Takt und habe dann (theoretisch) 8 SPI-Takte 
Zeit, um ein Byte zu schreiben.

> Also nehme ich einen Binär-Zähler

Ich habe mich bisher am Timing-Diagram des 74HC4040 orientiert.
Der Zähler schaltet jeweils bei der fallenden Taktflanke, d.h. das 8te 
Bit ist verfügbar, wenn der Zähler wieder den Wert 0 hat.

Deshalb wollte ich die Flankenerkennung verwenden. Aber ok, Deine 
Ausführung hat mich drauf gebracht, ich könnte ja auch ein 3fach Nand 
nehmen und die Leitungen mit Vcc initialisieren. Dann müsste es auch 
klappen.

Danke auf jeden Fall für Deine Unterstützung!

So, habe es mal gemalt.

Könnte es so wie im Anhang funktionieren?

Ich wuerd den guenstigsten Controller nehmen, zB ein Mega8, der bietet 
mehr Flexibilitaet wie ein 32 Flip-flop CPLD und ist guenstiger. Falls 
im Laufe der Inbetriebnahme noch eine Aenderung kommt, die ploetzlich 
ein 33. Flipflop erfordern wuerde, so kannste alles in die Tonne 
druecken.

Ein Vorteil des CPLD, die nahezu unbegrenzte Geschwindigkeit scheint 
hier eh nicht gebraucht zu werden.

> Ich wuerd den guenstigsten Controller nehmen, zB ein Mega8, der bietet
> mehr Flexibilitaet wie ein 32 Flip-flop CPLD und ist guenstiger.

Wenn es gehen würde, würde ich das auch tun. Da hätte ich zumindest 
keine Verständnisprobleme und der mega hat Pinchange-Interrupts, die auf 
Flanken reagieren :)

Aber zum einen hat der mega8 oder auch mega88 nicht die Pin-Anzahl und 
zum Anderen liegt die Bitrate bei ca. 10 MBit/s (evtl. sogar drüber), 
das packt der mega8 (ungepimpt) eher nicht.

XMega ist auch Neuland für mich, sodass ich denke, dass der gewählte 
Baustein adäquat wäre. Wie gesagt - CPLD ist absolutes Neuland für mich 
- freiwillig würde ich mir das nicht geben.

Dann nimm den 3064, der hat dann noch was an Reserve

Hallo Lothar,

was meinst Du zum Design?
Könnte man noch was eindampfen, um auf die 32 Zellen zu kommen, oder 
muss ich den nächst größeren (3064) nehmen?

Mal abgesehen vom Chip - wenn's reinpassen würde, könnte das Design so 
passen, oder sind noch andere Schnitzer drin?

Ok, habe es jetzt mit 18 Adressleitungen übersetzt bekommen.

Danke für Eure Unterstützung.

Hallo Thomas,

> lpm_counter0, guck dir dein clk_enable und clock an, die sind
> kurzgeschlossen irgendwie :)

> Das passiert wenn du etwas verscheibst im Quartus, immer danach gucken
> ob design sich nciht geändert hat - Quartus neigt dazu.

Danke für die Hinweise!

Als ich schrieb, dass er übersetzt hat, hieß das leider nur, dass er 
keine Fehler hatte, die zum Abbruch führten. Als ich mich dann mit den 
Warnungen beschäftigte, merkte ich, dass es garnicht funzen kann - er 
hatte schlicht die Hälfte wegoptimiert (wegen Fehler von mir).

Bin jetzt auf den 3064 gegangen, weil Lothar natürlich Recht hat, dass 
es nicht rein passt. Bin aktuell bei 40 Zellen, aber die Warnungen 
bekomme ich nicht weg.

Könntet Ihr mir nochmal bitte unter die Arme greifen?

Das NOR-Gatter im Takt-pfad scheint ihm nicht zu gefallen. Gibt es eine 
Möglichkeit, dass mit anderen Bausteinen zu realisieren, die auf Clock 
reagieren?

Ich hänge mal den aktuellen Plan und die Warnungen an.

... und hier noch die Warnungen.

> Warum machst du nicht einfach aus dem lpm_counter0 und lpm_counter1
> einen einzigen lpm_counter?

Woher soll ein dummer Mensch denn wissen, dass das geht?
Ich hangel mich von einem Problem zum nächsten und hoffe, dass ich 
unterwegs nix übersehe ...

>> Woher soll ein dummer Mensch denn wissen, dass das geht?
> Du hast doch schonmal einen 3-Bit Counter hinbekommen und einen 20-Bit
> Counter. Da wirst du doch auch einen 23-Bit Counter hinbekommen?  :-o
>
> Und dann gibst du die Bits 0-2 auf dein NOR, und die Bits 4-22 auf das
> RAM.

lach - wenn man weiß wie, ist alles einfach :D

Danke Dir!

Was ist denn mit den restlichen Warnungen?

Bedeuten die, dass die Schaltung mit dem Chip nicht funktioniert, oder 
was kann ich tun, um die zu eliminieren?

Hallo Lothar,

danke für Deine Unterstützung!

> Die Schaltung wird genau das machen, was du hingemalt hast. Ob das
> allerdings auch das ist, was du willst/brauchst, das können dir die
> Design-Tools nicht sagen... :-/

Yepp - so ist das mit computer-unterstützung. Denken und Können können 
die nicht abnehmen.

Deiner Formulierung habe ich entnommen, dass ich nen Stuss hingepinselt 
habe - und deshalb nochmals genauer hingeschaut.

Einen Fehler denke ich gefunden zu haben. Wenn ich den Zähler mit 111... 
initialisiere ist nach dem ersten Takt der Zählerstand 0 und nicht 1 - 
dementsprechend müsste ich das NOR gegen ein AND tauschen.

Was ich jetzt nicht weiß:
- ob bei den Adressen A0 LSB entspricht (nicht theoretisch, sonder 
praktisch)
- ob bei den Daten D0 LSB entspricht (nicht theoretisch, sonder 
praktisch)
- ob das erste Bit, das ins Schieberegister reinläuft bei Data_0 landet

Dann gefällt mir die Latch-Ansteuerung noch nicht. Soweit ich verstanden 
habe reagieren alle getakteten Logikbausteine auf die steigende Flanke. 
Dementsprechend würde ich das Latch gerne auf der fallenden Flanke 
aktivieren, bevor das erste neue Bit im Schieberegister angekommen ist.
Da das Latch über ein Logik-Gatter angesteuert wird, schaltet es auf 
jeden Fall später, als das Schieberegister.

Hier weiß ich jetzt nicht, welche Möglichkeiten es gibt, das in den 
Griff zu bekommen.

Was das restliche Zeitverhalten betrifft, schreibe ich im nächsten Post.

Mit dem Protokoll-Umsetzer möchte ich mehrere SRAM vom Typ IDT71V124SA 
beschreiben. Dieser Baustein braucht 17 Adressleitungen.
Ist es richtig, wenn ich die 17 Adressleitungen als Bus an alle 
Speicherbausteine führe und die weiteren Adressleitungen für das 
Schalten vom Chipselect verwende (die erste Adressleitung mit externem 
NOT für 2 Speicherbausteine verwendet)?

Laut Datenblatt sind Adress-Setup-Time (tAS), Write-Recovery-Time (tWR) 
und Data-Hold-Time (tDH) jeweils 0.
Dem entnahm ich, dass die einzige Zeit, die ich beachten muss, die 
Data-Valid-to-End-of-Write (tDW) ist.

Dementsprechend sollte !WE! einen Clock-Zyklus high sein, ansonsten low. 
Der Pegelwechsel von !WE! sollte synchron mit Adress- und Datenwechsel 
sein.

Falls die Überlegungen falsch sind, bzw. nicht mit der entworfenen Logik 
realisiert werden, bitte ich um entsprechende Hinweise.

Zauberwort zu deiner ersten Frage heisst: Interleaved

Hallo Dirk,

danke für das Zauberwort - allerdings muss ich gestehen, dass ich keinen 
Ansatz gefunden habe, wie mich das Zauberwort bei meinem Problem weiter 
bringen könnte.

In der Quartus Hilfe gibt es keinen Treffer für das Zauberwort.

Tante Kugel meinte was von versetzter Logic - allerdings ist mein 
Eingangs-Bitstrom gegeben - auf den habe ich keinen Einfluss.
Wolltest Du mir mit dem Zauberwort durch die Blume sagen, dass ich das 
Problem per Designer nicht gelöst bekomme?
... dass ich doch alles von Hand schreiben muss?

Wäre für ausführlichere Anleitung bzw. Hinweise sehr verbunden.

Hallo Lothar,

ich danke Dir für Deine ausführliche Antwort!

Nimm's mir bitte nicht krumm, aber Deine Antwort ist ungefär so, als 
hättest Du mir einen Satz auf chinesisch geschrieben und gesagt, der 
würde einen Fehler enthalten, bei dem sich jeder Chinese vor Lachen in 
die Hose macht.

Ich kann weder chinesisch, noch VHDL oder sonst eine 
HW-Beschreibungssprache.
Das Schaltungsproblem hatte ich ursprünglich mit Gattern der 74*er Reihe 
aufgebaut und erhielt dann von einem Kumpel den Tip, dass dies ein 
typischer Anwendungsfall für ein CPLD wäre und er schenkte mir ein paar 
EPM3032 aus einer Überlieferung, deshalb auch meine Einschränkung auf 
die Bausteine. Wenn sich jetzt herausstellen sollte, dass es mit denen 
nicht geht, ist das auch kein Beinbruch ;)

SW installieren und ausprobieren - ok. Die Symbole im Grafik-Designer 
sind ja ähnlich, wie die in den Datenblättern der 74er Reihe.

Damit war mein Wissen bereits am Ende. Welche Bausteine man wie 
optimieren, bzw. kombinieren oder weglassen kann ...
Sorry, aber ich bin ja noch nicht mal sicher, dass das Teil das macht, 
was ich vorhabe.

Ein weiser Mann meinte mal: first make it work, then optimise :)

Deine VHDL-Variante ist eine Super-Vorlage, um mich in die Sprache, bzw. 
Thematik einzuarbeiten. Aber die Designschwäche zu erkennen, wenn Du sie 
mir nicht um die Ohren haust, dazu bin ich noch nicht in der Lage.

Was den Zeitaufwand von < 10 min anbelangt: in der Zeit habe ich 
vielleicht den download-Link zur Software bei Altera gefunden. 
Installieren, ausprobieren, Hilfe lesen, Details der Elemente einlesen - 
da gingen locker einige Tage/Wochen ins Land (das war, bevor ich diesen 
Thread startete). Dann muss ich auch gestehen, dass ich zwar vieles 
gelesen, aber mit Sicherheit nicht alles verstanden habe.

Wie gesagt, es ist mein erster Kontakt mit CPLD und der Thematik 
überhaupt. Deshalb war der Designer das einzig mögliche Instrument ...

Aber klar, wenn ich schon auf VHDL-Niveau abtauche, dann kann ich auch 
beide Flanken des seriellen Taktes abfragen.

Hallo Lothar,

> Das wäre auch mein Tipp. Einfach mal implementieren, und schauen, was
> dabei rauskommt. Du kannst Fehler ja wieder "rausprogrammieren"  ;-)

Nach Deiner Steilvorlage in VHDL hat mich natürlich der Ehrgeiz gepackt, 
wenigstens Deine Zeilen zu verstehen lernen. Bin also schon VHDL 
Einführungen am lesen ...

>> dann kann ich auch beide Flanken des seriellen Taktes abfragen.
> Da bin ich mir jetzt noch nicht so ganz sicher...
> Du kannst wie gesagt alles in VHDL oder als Schaltplan beschreiben. Zur
> Auswertung der steigenden und der fallenden Flanke wirst du kein
> Bauteil finden (bestenfalls an den IO-Port als DDR-Interface).

Muss ja nicht ein Bauteil sein. Ich habe nur den Anspruch, verstehen zu 
wollen, was ich tue und ebenso die Kombinationsmöglichkeiten verstanden 
zu haben ;)

Hallo Lothar,

habe inzwischen gelesen, dass nach dem Logikgatter noch ein FF mit 
CE-Steuerung fehlt, um das Latch taktrichtig zu steuern.

(könnte das nicht auf fallende Flanke reagieren?)

Den Zähler und die Ansteuerung des Gatters habe ich noch nicht 
geschluckt.
Entweder ist sitze auf der Leitung, oder es gibt Seiteneffekte, die mir 
noch verborgen sind.

Du fängst mit dem Zähler bei 0 an und hast trotzdem ein AND3 nach dem 
Zähler. Nach meinem Verständnis sind bei einem Zählerstand von 111 
(binär) erst 7 Bit im Schieberegister gelandet. Wenn jetzt das Latch 
anzieht, fehlt ein Bit.

Sehe ich das falsch, oder ist das Gatter so langsam, dass man es schon 
einen Takt vorher ansteuern muss/soll?

Hallo Lothar,

irgendwie komme ich nicht zurecht.
Habe mir das (hier) empfohlene Simili installiert und ein Projekt mit 
Deiner VHDL-Vorlage erstellt.
Die Datei lässt sich zwar übersetzen, aber in der Simulation kommt nur 
der Initialzustand. Wo kann ich denn Eingangsdaten eingeben, um die zu 
simulieren?

Du hast in Deinem obigen Post geschrieben, dass man sich das Bild auf 
dem VHDL auch generieren lassen kann. Welche SW braucht man dazu, bzw. 
welche (freien) Werkzeuge könntest Du empfehlen?

Hallo,

habe mir inzwischen die 6er Version der Xilinx-ISE installiert.
Jetzt ließen sich Deine Beispiele übersetzen und ich bekam auch ein 
RTL-Diagram - soweit so gut.

Den Weg, die Testbench auszuführen habe ich allerdings noch nicht 
gefunden.
... und wie kann ich mir so Timings ala Logik-Analysator anzeigen, bzw. 
erzeugen lassen?