Abtastung PWM Signal mit VHDL

Naja, prinzipiell würde ich dein PWM Signal als Trigger nehmen und deine 
Speicheroperation darauf synchronisieren.
Bei positiver PWM Flanke resettest du deinen 1 MHz Zähler, bei negativer 
Flange nimmst du den aktuellen Zählerwert und machst deine 
Speicheroperation (wohin auch immer...)
So hast du immer die aktuelle Pulsbreite verarbeitet.

Da ich vhdl nicht mag, weil ich es nicht lesen kann, hier mein Ansatz in 
verilog:

input         clk_1mhz;
input         pwm_in;
output [13:0] data_out;


reg [13:0] data_out_reg;
reg [13:0] counter;
reg        pwm_in_buf;

always @ (negedge clk_1mhz)
begin
  pwm_in_buf <= pwm_in;
end

always @ (posedge clk_1mhz)
begin
  // reset counter at pwm_in negedge else increment
  counter <= (pwm_in & ~pwm_in_buf) ? 0 : counter + 1;
end

always @ (negedge pwm_in)
begin
  data_out_reg <= counter;
end

assign data_out = data_out_reg;




Wenn deine Pulsbreite doch mal breiter sein sollte als 1ms, muss dein 
Zähler übrigens 14 Bit breit werden, da 1 MHz / 50 einen Maximalwert von 
20000 ergibt, und das passt in 12 Bit ja nicht rein.

Zu deinem Code::
Statt  PROCESS (glb_clk, nReset, en, data_in)
reicht PROCESS (glb_clk, nReset)


Ich würde es so machen:

PROCESS (glb_clk)
variable datainlast: bit;   -- fuer Flankenauswertung
variable count2: integer range 0 to 2**12-1:= 0;
BEGIN
    IF rising_edge(glb_clk) THEN
       IF (nReset = '0') THEN          -- synchroner Reset (wenn schon)
          count    := 0;
       ELSIF (en = '1') THEN
          datainlast <= data_in;
          IF data_in = '1' THEN        -- zaehlen solange High
             count1 := count1 + 1;
          ELSIF datainlast = '1' THEN  -- fallende Flanke
             wide_out <= count1;
          END IF;
       END IF;
    END IF;
END PROCESS;


@Tim R.
>always @ (negedge pwm_in)
ist eine zweite Taktdomäne.
Macht bei FPGAs fast ausschliesslich Probleme.

Das Zurücksetzen vom Counter hat noch gefehlt.
Und dann ersetzen wir sämtliche count1 und count2 durch count,
dann gehts ;-)

:
          ELSIF datainlast = '1' THEN  -- fallende Flanke
             wide_out <= count;
             count <= 0;              -- zurücksetzen
          END IF;
:

>>always @ (negedge pwm_in)
>>ist eine zweite Taktdomäne.
>Macht bei FPGAs fast ausschliesslich Probleme.

stimmt. kein guter ansatz.

>Bei der Beachtung rudimentärer Designrichtlinien
>macht das gar keine Probleme.

pwm_in ist asynchron zu glb_clk.
So definiere ich ein Problem.

Wenn für dich "rudimentäre Designrichtlinien" so definiert sind, dass 
pwm_in vorher auf glb_clk synchronisiert wurde, dann gebe ich dir Recht.

@Harald:
Ne, Lothar hat da schon ganz recht.
Es ist nicht sichergestellt, dass pwm_in nicht gleichzeitig mit einem 
counter increment eine negative flanke hat, und in dem Fall ist unklar, 
in welchem Zustand der counter ist.
= Problem.
Man kann das natürlich lösen, aber da ja bereits eine funktionierende 
VHDL Lösung da steht, verzichte ich darauf.

Ronny wrote:
> Habe deinen Code probiert, und der funktioniert sehr gut.
Das wundert mich fast etwas...
Der ist ja ko***bel...
Wieso hatte ich bei meinem ersten Post eigentlich variable drin?
Das müssen signale sein, ich hasse variable...
Da kam sicher vom copy&paste :-(
Und den reset habe ich jetzt auch pensioniert, das geht auch ohne.
Jetzt gefällt mir der code besser....

1

:

2

signal dsr: std_logic_vector(3 downto 9);   -- fuer Flankenauswertung

3

signal count: integer range 0 to 2**12-1:= 0;

4

:

5

PROCESS (glb_clk)

6

BEGIN

7

    IF rising_edge(glb_clk) THEN

8

       IF (en = '1') THEN              -- 1MHz

9

          dsr <= dsr(2 downto 0) & data_in;  -- Schieberegister

10

          IF (data_in='1') THEN        -- zaehlen solange High

11

             count <= count + 1;

12

          END IF;

13

          IF (dsr="1100") THEN         -- fallende Flanke

14

             wide_out <= count;        -- Ausgabewert aktualisieren

15

             count <= 0;               -- und Zähler löschen

16

          END IF;

17

       END IF;

18

    END IF;

19

END PROCESS;

20

:

> Ich habe da nochmal eine Frage zu deinem Syntax.
> Du nutzt ja "datainlast", wo du nochmal eine Flanke abfragst, mit
> welchem Hintergrund benötige ich die genau. Ciao
Die Idee ist, nur bei der fallenden Flanke den Ausgabewert 
abzuspeichern.

>um Beispiel die LCD anzeige mit einbinde,
>kann ich die Ausgabedaten nicht nutzen (wide_out).
>Kann das sein das diese Daten nicht lange genug anliegen,
>und ich diese vielleicht nochmal speichern muss.
Klar: das Display weiß nichts von der PWM und andersrum genauso. Die 
beiden laufen einfach nur irgendwie vor sich hin.
Deshalb musst du die Daten für die Ausgabe noch einmal 
zwischenspeichern, oder das Abspeichern nach wide_out anderweitig mit 
der Ausgabe synchronisieren.

>Kann das daran liegen das da versucht wird einen Std_Logic_Vector mit
>einer Bit Variable zu verknüpfen?
Ja, du mußt data_in noch konvertieren/casten.
>Lösung: erst data_in nach std_logic konvertieren:
Oder noch besser:
verwende nur std_logic(_vector) und integer, und das Leben wird einfach.
Gut, das wird nicht immer klappen, aber den Versuch ist es wert...

Der &-Operator ist (wie von Joko schon gesagt) eine Concatenation, keine 
logische Operation.