Serienterminierung in der Mitte der Leitung?

Moin,

Georg schrieb:
> Serienwiderstände gehören an den Treiberausgang, beim Empfänger nützen
> sie nichts.

Wenn das Kind in den Brunnen gefallen ist, kann man sich natuerlich 
hinstellen und sagen: Tja, wie konnte das nur passieren, warum war der 
Brunnen denn nicht gegen Reinfallen geschuetzt, warum war da kein 
Brunnenwaechter, der Kinder vom Reinfallen abhaelt, etc.
Hilft nur dem reingefallenen Kind nix mehr. Dem kannste hoechsten 
erstmal ne Schwimmweste runterschmeissen.

Und die Schwimmweste hier ist natuerlich das Vorsehen von 2 Loetpads, wo 
man einen Daempfungswiderstand reinloeten kann. Ein paar Pads am Ende 
der Leitung koennen auch nicht schaden, dann kann man noch einen 
Tiefpass dranflicken, wenn man die Reflexionen auf der Leitung nicht 
genuegend unterdruecken kann.

Es ist eh schon "mutig" genug ein Digitalsignal ueber eine Lambda/10 
Leitung schippern zu lassen. Frueher nannte man das UKW-Pruefsender, 
heut' ist es halt ein FPGA Board.

Gruss
WK

In der Regel kann man die Ausgangstreiber des FPGA konfigurieren (drive 
strength). Damit kannst du das Signal ebenfalls einigermaßen an die 
Leitung anpassen.

Danke an dergutewega und Anja für die wenigen konstruktiven Einlassungen 
zu dem Thema. Ja, ich weiss:

a) wie eine Serienterminierung funktioniert
b) dass sie normalerweisen an den Treiberausgang (sprich: An den 
Anfang der Leitung gehört)
c) dass sie am Ende der Leitung nichts bringt
d) dass eine Parallelterminierung ans Ende gehört
e) dass ich eine Parallelterminierung zumindest als DC-Variante NICHT 
will bzw. machen kann
f) es viel schlauer gewesen wäre, gleich die Serienterminierung an der 
richtigen Stelle einzubauen
g) es sowieso unverantwortlich ist und es niemals funktionieren kann 
usw. überhaupt auf so eine Idee zu kommen.
h) Ich mir selber in den A. treten soll weil ich so einen Mist 
fabriziert hab

Die Frage war aber, ob es möglich ist (weil auch mit geringem Aufwand 
verbunden), den Serien -terminierungswiderstand etwa in die Mitte 
der Leitung zu setzen.
Mittlerweile habe ich auch etwas gefunden:
http://www.ultracad.com/mentor/mentor%20termination%20placement.pdf

Da ist u.a. auch genau dieser Fall simuliert: "While the simulated 
results are slightly worse [than directly after the driver], the 
difference is not very great. (...) It makes a difference where we place 
termination resistors along our transmission lines. But series 
terminated circuits are much less affected by placement compromises than 
parallel terminated circuits are."

Scheint also nicht die dümmste Idee zu sein. Ich werde auf jeden Fall 
mal das als Bestückungsoption vorsehen, plus die von Anja vorgeschlagene 
AC-Parallelterminierung.

> Wer also nicht deine Fehler unterstützt, sondern sagt, dass Käse Käse
> ist, wird von dir als "nicht konstruktiv" beschimpft.
Nein, ich will keine Unterstützung für meine Fehler haben haben.
Dass es ein Fehler war, weiss ich selber und habe das auch so 
eingestanden (ich zitiere mich selbst: "dummerweise"). Allerdings ist es 
nicht konstruktiv,
- erneut auf diese Tatsache hinzuweisen
- festzustellen, dass eine Serienterminierung am ENDE der Leitung nichts 
nützt
  (davon war nämlich nie die Rede bzw. das was nie die Idee)
- eine DC-Parallelterminierung vorzuschlagen (am ENDE der Leitung), denn 
das ist nicht gewünscht (siehe Eingangsposting)

Konstruktiv wäre gewesen,
- "kann man mit Abstrichen machen, weil..."
- "geht auf gar keinen Fall, weil..."
- "gute Idee, weil...."
Das setzt aber voraus, den Eingangspost ganz zu lesen, bevor man eine 
Antwort schreibt, und ich bin mir da nicht so sicher ob das nicht 
manchmal unterbleibt.

Bürovorsteher schrieb:
> So oder so Pfusch. Mit oder ohne Terminierung.

Begründung?

Dieter Bohlen schrieb:
> Bürovorsteher schrieb:
>> So oder so Pfusch. Mit oder ohne Terminierung.
>
> Sehr richtig. Über Boardgrenzen hinweg geht man mit
> so einem Signal entweder koaxial oder differential.
>
> Dergute W. schrieb:
>> Es ist eh schon "mutig" genug ein Digitalsignal ueber eine Lambda/10
>> Leitung schippern zu lassen.

Das ist natürlich wahr und richtig, leider aber auch zu spät (der Port 
war urprünglich als Debug/LogicAnalyzer-Schnittstelle vorgesehen und 
soll jetzt missbraucht werden). Um den Pfusch abzumildern könnte ich auf 
50MHz runter gehen und die Daten als DDR-Signal übertragen....

Bürovorsteher schrieb:
> Außerdem: Moderne FPGA haben auch differentielle Ein- und Ausgänge.
> Die sollte man auch benutzen, wenn sie schon mal dran sind.

Das würde ich auch liebend gerne tun. Das Problem ist, dass das der 
eingesetzte FPGA nur bankweise zulässt, ich kann also nicht single-ended 
und differentiell mischen. D.h. ich müsste die ganze I/O-Bank auf 
differentiell umstellen - das geht aber nicht, weil dort auch noch 
andere Logik (fix verschaltet auf dem Mainboard und nicht änderbar) 
drauf ist.

Wie gesagt, die Schnittstelle war ursprünglich als single-ended Logic 
Analyzer Port gedacht und soll jetzt umfuktioniert werden.

Danke für die zahlreichen Anregungen. Ich werde jetzt also folgendes 
machen:

1) Signal als DDR übertragen => reduziert auf 50MHz
2) Serienterminierungs-R's in der Mitte vorsehen, ggf. 0R wenns nichts 
bringt
3) AC-Terminierung am Ende vorsehen, kann man nach Bedarf bestücken


Dann mal schauen wie gut/sauber das am Ende kommt. Es lässt hoffen, dass 
die Gesamtdistanz nur 100mm ist, nicht 150mm (Nachmessen hilft :-))
Und die Messtechnik zur Beurteilung ist vorhanden...

Ganz unmöglich sollte es nicht sein, denn ein an diesem Port 
angesteckter Logic-Analyzer verkraftet (mit Impedanzanpassung direkt am 
Port und nachfolgendem 1.8 Meter Koax-Flachbandkabeln) problemlos 
100MHz.

Wie gesagt, mit der Drive-Strength des Ausgangstreibers kann schon 
einiges erreicht werden. Wirkt wie eine Serienterminierung, und zwar am 
richtigen Ort (direkt am Ausgang).

Joe F. schrieb:
> Wie gesagt, mit der Drive-Strength des Ausgangstreibers kann schon
> einiges erreicht werden. Wirkt wie eine Serienterminierung, und zwar am
> richtigen Ort (direkt am Ausgang).

Ah ja, das mach ich natürlich auch noch! (Das gehört übrigens definitiv 
in die Kategorie "konstruktiver Vorschlag").

Rolf E. schrieb:
> Kategorie "konstruktiver Vorschlag"

Tip: auch wenn du mir damit schmeicheln möchtest, ich würde mich etwas 
zurückhalten mit solchen Bewertungen. Ich denke jeder hier ist bemüht 
dir zu helfen.

Hier kannst du mal mit LTspice experimentieren. Die Impedanz und die 
Laufzeit der Leitungen hängt von deinem Boardlayout ab. Laufzeit 1ns = 
15cm/20cm in den Innenlagen/Außenlagen. Die NMOS1 und PMOS1 müssen an 
die Treiberstärke des FPGAs angepasst werden.

LTspice ist ein kostenloses SPICE-Programm von www.linear.com.

Helmut S. schrieb:
> Hier kannst du mal mit LTspice experimentieren.
Way cool. Mit meinen Parametern sieht das gar nicht mal so schlecht aus, 
ich hatte schlimmeres befürchtet...

Anja schrieb:
> Helmut S. schrieb:
>> Hier kannst du mal mit LTspice experimentieren.
>
> Da fehlen noch die Eingangs-Schutzdioden der Empfänger.
> (die grüne Kurve sieht dann ggf. etwas anders aus).
>
> Gruß Anja

Danke. Aber das kann man ja schnell beheben.

Dieter Bohlen schrieb:
> Rolf E. schrieb:
>> Way cool. Mit meinen Parametern sieht das gar nicht mal so schlecht aus,
>
> Schöne Simluation. Wie gut dass Helmut S. deinen Aufbau
> (inklusive der idealen Leitungen) so gut kennt. Ihr habt
> euch darüber sicherlich intim ausgetauscht.

Ich habe doch geschrieben, dass man das an das Layout anpassen muss. 
Bitte genau lesen. Bei 15cm Leitung kannst du für diese Anwendung die 
Verluste der Leitung getrost vergessen. Naja von Dieter Bohlen erwarte 
ich da nicht, dass er Ahnung von HF-Technik hat.

Dieter Bohlen schrieb:
> Eine dezidierte Bezugsmasse für dein Signal wirst du auf
> jeden Fall brauchen sonst ist die Übertragung für die Katz.
Das ist gewährleistet. Das Signal läuft als Microstrip auf zwei 
6-Layer-Boards mit durchgehender Massefläche darunter - keine Kabel oder 
ähnliches im Spiel, nur ein Pinheader dazwischen (Piggyback). Das Ganze 
ist dazu in einem EMV-dichten, geerdeten Gehäuse untergebracht.

(Auf dem Mainboard spielen jetzt schon diverse Komponenten mit 25 und 
50MHz Systemtakt und teilweise 250mm langen Microstrips, allerdings 
"richtig" terminiert. Das alles mit bestandener EMV und problemlosen 
Serieneinsatz - so viel Angst habe ich da nicht).

So, Board da ... erste Tests sehen gar nicht so schlecht aus.
100 MHz habe ich mir abgeschminkt, dafür gibt's 50MHz + 
Double-Data-Rate.

Hier das Signal wie es am Ende der Leitung aussieht; 47R 
Serienterminierung sitzen ungefähr der Mitte der Leitung, die 
kann/sollte man wohl noch reduzieren.

EDIT: Aus versehen 2x das gleich File hochgeladen.

Rolf E. schrieb:
> 47R
> Serienterminierung sitzen ungefähr der Mitte der Leitung, die
> kann/sollte man wohl noch reduzieren.

Würde ich nicht machen. Die Signale sehen doch top aus, und man erahnt 
bereits leichte Unterschwinger, die durch reduzierte Serienterminierung 
vermutlich stärker würden.