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warnungen nach synthese

wirkungslos erkannt und herausoptimiert. Und Recht hat er, der Compiler! Ein kleiner Hinweis (von VHDL-Anfänger zu VHDL-Anfänger): Wer schaltet unter welcher Bedingung die led_x aus? Grüße Bernhard

@Marco > Ein kleiner Hinweis (von VHDL-Anfänger zu VHDL-Anfänger): > Wer schaltet unter welcher Bedingung die led_x aus? Berhard hat recht. Warum beschreibst du jede LED einzeln. Das ist doch auch nur ein Vector. Also: [vhdl] entity Projekt

FPGA, VHDL & Co. ·Marco ·13.10.2008 16:23 ·10 Antworten

VHDL-Code Funktioniert in Modelsim und auf FPGA nicht

sinnbefreit und machen im Zweifelsfall nur Verwirrung. Wo immer es geht, Signale. So einfach ist das. Ein Anfänger braucht sowieso keine Variablen, mindestens ein Jahr lang nicht.

sicher keinen Vorteil, sondern hindern das eher. Christian R. schrieb im Beitrag #3747763: > Ein Anfänger braucht sowieso keine Variablen, > mindestens ein Jahr lang nicht. Lieber 2 Jahre, wie bei den jungen Autofahrern. Ich bin ohnehin ein Befürworter eines VHDL-Zertifikats, eine Art Führerschein :

FPGA, VHDL & Co. ·Tobi ·03.08.2014 17:56 ·22 Antworten

Ethernet Phy zum Senden bewegen Gesperrt

case; end if; end process; [/vhdl] etherframe ist gültig und enthält 72 Bytes. cnt ist anfangs 72. Zu dem Zeitpunkt ist der Phy resettet und die LEDs melden Betriebsbereitschaft. Setze ich im idle case den cnt wieder auf 72 und den state auf send, beginnt er von vorne und der Phy sendet

@SuperWilly Danke für deine Hilfe. Ich habs hinbekommen. Habe den Reset am Anfang weggelassen. Stattdessen starte ich ihn aus dem Energiesparmodus, der anscheinend nach dem Einschalten des Boards eingelegt wird.

FPGA, VHDL & Co. ·bati ·14.06.2012 16:13 ·26 Antworten

Aufzählungstypen in VHDL - Ampelsteueung

unterschiedlich, sie dürfen nicht alternativ verwendet werden. Vergiss das Wort /Variable/ als VHDL-Anfänger. Siehe den http://www.mikrocontroller.net/topic/117630

Wie soll ich den Code zum Laufen bringen, wenn er, wie du anfangs schreibst, nicht simulierbar ist? Zu Aufgabe 6: Ist deine Antwort wortwörtlich zu nehmen, dass du schreibst, dass sie gar nicht beantwortbar ist? Wie hängen die Aufgaben 5 und 6 miteinander

FPGA, VHDL & Co. ·maxpower ·05.06.2013 09:34 ·25 Antworten

Externens Ram statt FPGA RAM

angesprochen, aber irgendetwas ist noch faul. Ich hoffe Du konntest mit der Beschreibung etwas anfangen. ;-) Grüße Dirk

@Dirk >Ich hoffe Du konntest mit der Beschreibung etwas anfangen. ;-) Einigermassen. OK. Was für SRAMs sind denn auf dem S3 Eval-Board? Genaue Typbezeichnung. Wenn die nämlich zu schnell sind (15ns oder so) dann lassen die sich nicht durch meinen Hack verarschen

FPGA, VHDL & Co. ·Dirk ·28.01.2007 18:34 ·36 Antworten

Default für "Unused IOB Pins" bei Xilinx FPGAs

: Es steht ausser Frage, dass die BitGen Option nichts mit irgendwelchen unbenutzten Eingängen anfangen darf, denn ich habe mir ja die Arbeit gemacht, diese Eingänge zu definieren und zuzuordnen.

Es steht ausser Frage, dass die BitGen Option nichts mit irgendwelchen > unbenutzten Eingängen anfangen darf, denn ich habe mir ja die Arbeit > gemacht, diese Eingänge zu definieren und zuzuordnen. So weit hatte ich in meiner Frage nicht gedacht ;)

FPGA, VHDL & Co. ·Anguel S. ·03.12.2010 17:07 ·40 Antworten

Zustandautomaten VHDL

extrem schlamping und missverständlich formuliert, der Aufgabensteller ist offenbar selbst ein Anfänger. Kein Wunder, dass hier Missverständnisse entstehen. Ich formuliere mal um: 4.1 Welche allgemeinen Arten von Zustandsautomaten unterscheidet man? Von welcher Art ist der oben beschriebene Zustandsautomat

führt. vancouver schrieb im Beitrag #7243451: > der Aufgabensteller ist offenbar selbst ein Anfänger Wenn nicht, dann wäre er ziemlich fies. Denn da geht es ja quasi um philosophische Betrachtungen.

FPGA, VHDL & Co. ·Jele D. ·08.11.2022 20:11 ·21 Antworten

VGA-Counter HS und VS

..., das ist jenes Durcheinander, welches ich nicht leiden mag. Wie macht man es nun? Für ein Anfänger ist das nicht erkärbar, warum bei 640x480 und 60Hz so ein kram raus kommt. Ich habe hier noch 3 andere verschiedene Zeiteinheiten. Welch ein Scheisss... Gruss

----------------------- .."VHDL für Anfänger", sowas wirkt oft Wunder. ------------------------- Eigentlich nicht. Meine Frau und ich machen gerne Inland und Auslandsreisen wo nicht jeder deutsche hinkommt mit Wanderungen und Fahhradtouren

FPGA, VHDL & Co. ·Peter B. ·22.04.2014 00:09 ·18 Antworten

Paritätsgenerator mit While-Schleife

falschen stelle geschlossen? Oder muss ich das mit wait-until machen????....ah moment...wait until am Anfang des Prozesses und dann weiter unten noch einmal? Damit er sich einfach nur synchronisiert und nicht alles in einem Takt ausführen muss? Holzweg? Ja/Nein??? :)

abläuft und sich ändert, braucht eine State Machine. Mit diesen Reduzierungen bin ich als Anfänger sehr gut gefahren. Weiterer Anfängertipp: Variablen sind böse. Benutze nur Signale! Das macht das Leben für einen Anfänger einfacher.

FPGA, VHDL & Co. ·Christian Klingler ·10.09.2012 17:13 ·18 Antworten

OV7670 Kamera am Zybo

rechts gehen. Nämlich um 144xt_p. Grundlegend sagt dir der Sensor ja zwei wichtige Dinge. - Anfang und Ende des Bilds - Anfang und Ende einer Zeile Damit weißt Du schon alles was Du wissen willst. Du musst dann auch keine Pixel zählen. Wie groß das Bild ist weißt Du ja. 640x480. Und nur innerhalb

Dir fehlt der zweite VSync-Puls. Das ist nicht der Anfang vom zweiten Bild, sondern das Ende des ersten. Sonst wäre ja die Framerate fix.

FPGA, VHDL & Co. ·Daniel K. ·24.04.2016 20:37 ·15 Antworten

5V Logik an 3,3V FPGA

Andere brauchen vielleicht USB, RS232, Ethernet oder aehnliche anschluesse mit denen ich nichts anfangen kann. Generell sind Evaluation-Boards dafuer gemacht, moeglichst flexibel zu sein. Aber wie du schon sagst, es ist trotzdem nicht leicht (oder sogar unmoeglich) genau das zu finden was man gerne

und ohne Loetstopp? Na, mal sehen, dauert sowieso noch ein bischen bevor ich damit auch wirklich anfange. Der Grund fuer's XESS Board ist bei mir: klein, viel RAM, wenig ueberfluessige Peripherie, VIELE (1 Mio.) Gatteraequivalenten. Ein GAL/PAL ist doch einfach ein ganz kleiner "FPGA" oder? Wenn

FPGA, VHDL & Co. ·Sascha ·16.09.2010 23:04 ·33 Antworten

LCD Einbindung Altera2 Board

> Die Hardware habe ich noch nicht durch. Was meinst du damit? Dass du mit der blinkenden LED anfängst, dann ein Lauflicht bastelst, dann eine SIO ansteuerst (super zum Senden und Empfangen von Kommandos und Texten), dann kompliziertere Dinge angreifst...

Ok, danke erstmal für die Hilfe. Allerdings bin ich blutiger Anfänger in VHDL. Den Code verstehe ich soweit Lothar. Doch wiederum tut sich hier mein Problem auf, dass ich nicht weiß, wo ich die ganzen inputs an mein Board hängen soll. Ich habe mal meine Pins vom

FPGA, VHDL & Co. ·Bernd ·26.06.2013 20:09 ·13 Antworten

for-Schleife mit variablem Range

Wahrscheinlich hast du wie viele Anfänger eine völlig falsche Vorstelleung von dem, was eine for-Schleife in VHDL bedeutet. Entgegen der Bedeutung in Programmiersprachen ist for in der *Beschreibungssprache* VHDL eine texturelle Darstellung

OK, dann war das eine falsche Annahme. Bei fast allen Anfänger-Fragen zu Schleifen in VHDL muss man erst mal den Unterschied erklären.

FPGA, VHDL & Co. ·Erik ·29.03.2012 07:52 ·13 Antworten

Spartan XC3S400 als quasi Dual-Port Ram

Adressbus, Datenbus, Steuerleitungen und 2 Bausteine wegen Ping-Pong Betrieb ) Gruß vom FPGA-Anfänger

Problem. Nochmals Danke, dass Ihr euch soviel Mühe gemacht habt zu antworten. Ich weiß ich bin Anfänger und die Nerven manchmal. Gruß vom FPGA-Anfaenger

FPGA, VHDL & Co. ·P. Zimmermann ·11.12.2006 09:23 ·9 Antworten

Generierung Rechtecksignal-overflow flag

bekommen, was du willst/brauchst, dann wird das nichts. Da musst du unbedingt beim Urschleim anfangen und dich hocharbeiten. Ganz am Anfang der VHDL Lernkurve solltest du z.B. 5-6 verschiedene und unterschiedliche Arten herausfinden, um eine LED blinken zu lassen. Mit ausreichend Phantasie geht das

grundlegenden Struktur habe ich mich schon beschäftig > > Da musst du unbedingt beim Urschleim anfangen und dich hocharbeiten. > Ganz am Anfang der VHDL Lernkurve solltest du z.B. 5-6 verschiedene und > unterschiedliche Arten herausfinden, um eine LED blinken zu lassen. Mit > ausreichend Phantasie

FPGA, VHDL & Co. ·Kersty F. ·17.09.2022 16:06 ·19 Antworten

zwei Signalpulse ordnen

zuerst" else "kleiner abstand" goto #anfang natürlich ist hier das problem, das du das Programm nicht in der Mitte der Pulse starten solltest. Ansonsten brauchst du noch eine Timeoutbedingung um das Programm neuzustarten bzw. im richtigen

Wie erkennt man den "Anfang"? Gibt es im Signalverlauf eine längere Pause und danach einen "Wiederanfang"?

FPGA, VHDL & Co. ·TM FW ·24.01.2014 17:12 ·10 Antworten

Mit FPGA exterenen RAM auslesen

Bilddaten zwischen speichern um Sie dann in den FPGA BlockRam abzulegen. Wie gesagt, ich bin zwar Anfänger, aber würde mich nicht davon abschrecken lassen, wenn es für einen Anfänger machbar ist. Vielen DANK

nicht gesagt welche Art von RAM ;) Aber SRAM sollte auf jeden Fall machbar sein. Auch für einen Anfänger. Als "blutiger Anfänger" wären wohl DRAM, SDRAM und vor allem DDR vielleicht etwas zu kompliziert. Vor allem DDR hat es echt in sich. Hast Du dir schon einen Typen ausgesucht?

FPGA, VHDL & Co. ·Lo Me ·02.05.2008 18:59 ·10 Antworten

Projekt: Cypress USB FX2 an FPGA; Timing Analyse für FSM

könnte. 2. Lösungsvorschlag Nur Lesen und schreiben in ganzen Frame Größen = 512 Byte Am Anfang des Transfers die Flags prüfen uns alle Daten nacheinander ohne Abfrage der Flags übertragen. ( ob das günstig ist ??? ) Soweit mal meine Gedanken Gruß vom FPGA-Fragenden

Compile das Projekt durch. Es kam immer nur die Mitteilung, dass er mit dem Makefile nichts anfangen kann. Könnte mir bitte jemand erklären, wie ich unter Windows in der commandozeile ein Projekt mit SDCC durchkompiliere. Das Projekt besteht aus ein paar C Quellfiles und Headerdateien und MAKEFIle

FPGA, VHDL & Co. ·FPGA-Fragender ·19.05.2017 14:51 ·79 Antworten

Datei-struktur und Benamung bei der VHDL Entwicklung

so, deshalb verwende ich immer nur Positive Signale. Alle negativen Ein- und Ausgänge werden am Anfang eines Moduls in positive Signale gewandelt (z.B. rst <= n_rst). Ebenso Takte diese immer clk (bei mehreren clk_*) zu verwenden. Bei Reset rst. Ebenso schreibe ich alles Klein. Nur Konstanten werden

deshalb verwende ich immer nur Positive Signale. > Alle negativen Ein- > und Ausgänge werden am Anfang eines Moduls in positive Signale gewandelt > (z.B. rst <= n_rst). Fehlt hier die negation? BTW, für Code der mich nicht verlässt, verwende ich keine positiven oder negativel Pegel, sondern

FPGA, VHDL & Co. ·René D. ·11.05.2011 13:35 ·42 Antworten

Schleifen untile oder while

einen else-Zweig zu benutzen. Ausserdem: Ein "Profi" weiss, wann er was wo weglassen darf, fuer Anfaenger finde ich solche pauschalen Aussagen jedoch gut, da sie viele Fehler vermeiden helfen und nur in ganz seltenen Faellen zu neuen Fehlern fuehren.

als solches kann ich leider nicht viel anfangen. Dann solltest du dich mit den Grundlagen beschäftigen. Auf deutsch heisst das Zustandsautomat. Gern unter den Namen von Meely und More gehandelt (machmal auch Medvedev, aber das eher in der östlichen

FPGA, VHDL & Co. ·Bernd ·02.08.2007 19:27 ·12 Antworten

Frage zum Sparten 3A

Spartan 3A Chips. Kann mir hierzu jemand was sagen? Wie ihr seht, stehe ich noch ziemlich am Anfang, von daher nehmt es mir nicht übel, wenn ich hier irgendwelchen Schmarrn aufgeschrieben habe. Ich gelobe Besserung! Besten Dank für eure Hilfe im Voraus! Grüße Kai

man auch zu der hinzugefügten Datei wiederrum weitere Dateien hinzufügen muss :-( Hätte das von Anfang an anders aufziehen sollen, Mist! Ich bin jetzt allerdings auf ein anderes Problem gestoßen, dafür mache ich jetzt aber wirklich ein neues Thema auf :-)

FPGA, VHDL & Co. ·Peter Falk ·04.01.2014 17:31 ·36 Antworten

Ersatz für FPGA board Terasic DE 0 Nano gesucht

Taster sind schon drauf (das war's dann aber auch). Aber für ein paar Lauflicht-Spielereien zum Anfang reicht's jedenfalls.

Mit Spartan 3 oder 6 würde ich nichtmehr anfangen weil es von VIVADO nicht unterstützt wird. Lieber einen kleinen Artix.

FPGA, VHDL & Co. ·Peter B. ·04.08.2017 14:13 ·17 Antworten

VHDL Clock Simulieren (erste Schritte)

das kontrollierte Laden von Initialwerten heim Reboot des FPGAs ist allemal besser als das von Anfängern gern realisierte unkontrollierte asynchrone Verlassen des Resetzustands. Vicky M. schrieb im Beitrag #5392938: > Dieser kommt sobald ich die andere lib verwenden möchte. Ich hatte es geschrieben

Tools unterstützt wird. Zumindest sollte man darauf hinweisen dürfen. Ich denke es geht hier darum Anfängern etwas zu vermitteln. Lothar M. schrieb im Beitrag #5393221: > Natürlich verwende ich diese Fähigkeit, Initialwerte vergeben zu können. > Ich habe dafür BEZAHLT, warum sollte ich das also links

FPGA, VHDL & Co. ·Vicky M. ·18.04.2018 11:31 ·39 Antworten

Detailfrage Reset

Pixeltakt weg. Ein mit dem Pixeltakt synchronisierter Reset greift u.U. nicht mehr. Also wie anfangs von mir erwähnt: Asynchron setzen, synchron lassen VG, Aua

es ja auch keinen Reset, denn nach dem vorigen Bild folgt das nächste Bild, usw... > Also wie anfangs von mir erwähnt: Asynchron setzen, synchron loslassen Nur: es bleibt dabei (und das sollte man sich merken) dass Xilinx-FFs mit einem asynchronen Reset im "falschen" Modus betrieben werden...

FPGA, VHDL & Co. ·Heinrich H. ·16.05.2012 11:31 ·35 Antworten

Hilfe für FPGA Einstieg

Hallo zusammen Bin gerade auch am anfangen. Habe allerdings schon ein bisschen Erfah-rung. Jetzt will ich ein Board selber machen . Doch das Ding hat so einen PQFP208 Package. Wie kann man so was löten? Ich bin überhaupt kein SMD löter

integriert hat. (Spart mir am anfang viele sorgen + einen Bauteil auf der Platine) Mein erstes Projekt wäre dann ein selbstbau Logikanalysator welcher bei mir jetzt auch schon ganz gut mit normalen TTL Fast Chips bei 40Mhz läuft, aber

FPGA, VHDL & Co. ·Martinw ·05.05.2004 00:02 ·13 Antworten

Hommage an Lothar Miller

implementiert seine State Machines mit der 0-Prozess > Schreibweise! Ich auch, zumindest in meinen VHDL-Anfängen aber das ist eine andere Story. > Lothar Miller übertragt Daten per RS232 ohne Start- und Stopbit! Das is ja auch keine Hexerei. Bin ich jetzt auch ein Gott? Oder wenigstens ein Halbgott

FPGA, VHDL & Co. ·Lothar Miller Fan ·10.11.2019 13:02 ·116 Antworten

RAM Verständnis

Anfänger schrieb im Beitrag #5639500: > Es macht doch immer wieder Spaß, als Anfänger in einem Forum für eine > Frage beleidigt zu werden... Dazu musst du nicht unbedingt Anfänger sein, glaub mir.

Anfänger schrieb im Beitrag #5639500: > Es macht doch immer wieder Spaß, als Anfänger in einem Forum für eine > Frage beleidigt zu werden... ich kann da keine Beleidigung erkennen. Das war die kürzest

FPGA, VHDL & Co. ·Anfänger ·30.11.2018 20:36 ·7 Antworten

Aktueller CPLD

Ich hatte mal ein Projekt bei einem Hersteller von Basisstationen, da hat Xilinx von Anfang an klar gemacht, dass sie das nicht über den Preis verlieren würden. Das führte dann später auch zu design-ins bei anderen Kunden. Da sind reihenweise die Kinnladen gefallen. Leider gab's das nie

> Ich hatte mal ein Projekt bei einem Hersteller von Basisstationen, da > hat Xilinx von Anfang an klar gemacht, dass sie das nicht über den Preis > verlieren würden. Ich geh mal davon aus, das es dabei nicht um "kleine" IC wie CPLD und Spartan ging,sondern um FPGA's/SOC mit schnellen seriellen

FPGA, VHDL & Co. ·Boris ·25.03.2026 07:10 ·44 Antworten

Linux läuft von HyperRAM

lief es ohne X auf Maschinen > mit 4 MB, mit XFree86 waren 8 MB das Minimum. Als ich Ende 90/Anfang 91 auf Linux umgestiegen bin, da hatte ich einen 80386SX mit 4MB Ram. Darauf lief etwas spaeter auch X, allerdings hab ich dann schnell auf 6MB aufgeruestet. Damit lief dann Linux mit X11 aehnlich

nur 256 Farben... .-) Interessant fuer Embeddedbetrachtungen sind aber Sharp Zaurus. Die hatten anfang der 2000er einen Intel Xscale mit 400Mhz und 640x400pixel. Da lief eine eigene Grafikoberflaeche Qtopia drauf die wohl QT-Basiert war. Da lief durchaus schnell und brauchbar. Also z.B Opera als Internetbrowser

FPGA, VHDL & Co. ·Antti L. ·14.07.2026 03:46 ·55 Antworten

VHDL variable vs signal

Zwischenwerten durchführt. Das ist genau die andere Seite der selben Medaille: Man wundert sich am Anfang auch gerne mal, warum alle Variablenzuweisungen und Zwischenrechnungen scheinbar instantan (nach dem auslösenden Ereignis) stattfinden; daß diese Zwischenschritte für sich genommen, keine Auslöser

eine Registersetzung erfolgt. Man man evtl. einräumen, dass diese Unsicherheit unter den meisten Anfängern so verbreitet ist, dass gewisse Hinweise etwas tendenziös sind; die didaktische Absicht aber ist in dem Text korrekt ausgedrückt, meine ich. Komplexe Zusammenhänge kann man in einem komplexen

FPGA, VHDL & Co. ·Eddy C. ·20.11.2018 01:13 ·24 Antworten

Simulation - Bei Abtastung anliegendes Signal übernehmen

t=40ns gleichzeitig den Takt und deine Eingangssignale. Was soll der arme Simulator denn damit anfangen (und eine echte HW haette eine Setup-Verletzung)? [vhdl] sig1 <= '0'; sig2 <= '0'; reset <= '1'; wait for 12 ns; [/vhdl] Aendere mal die 12ns um +/-1ns, dann sollte es klar werden

) Dank der Hilfe, ist es ja nun endlich so, wie du es gerade beschrieben hast (und ich es von anfang an erwartet habe) ;) Danke für die ausführlichen Erklärungen!

FPGA, VHDL & Co. ·Jochen ·10.05.2013 19:06 ·32 Antworten

Bug in Quartus 21.1?

Signaltap gemacht, nun gem. OP Post Photo ist es > offensichtlich nicht so wies sein soll. Das Bild am Anfang und Signal Tap zeigen nicht den Schaltplan ("Schematic", Tools->Netlist Viewers->RTL Viewer, zumindest in 20.1). Max F. schrieb im Beitrag #7171304: > Shockierend finde ich dass sich Modelsim und

gewohnheitsgemäss seit 1-2 Jahrzehnten in den ungetakteten Prozessen immer eine Default-Aneisung am Anfang mache. Das hatte ich leider bei der Synthese vergessen. Lasse ich die Default-Anweisung weg, dann ist das Ergebnis wie von mir Anfangs erwartet: es wird in allen 3 Fällen (Concurrent,Process-Case

FPGA, VHDL & Co. ·Max F. ·30.08.2022 08:30 ·27 Antworten

Anfängerfrage: Compare in VHDL für FPGA

Hallo liebe Gemeinde Seid mir bitte nicht böse, aber ich bin noch blutiger Anfänger in sachen FPGA und VHDL. Aufgabe ist es für eine Triggereinrichtung zwei 8bit Werte mit einander zu vergleichen. Also Wert_A mit Wert_B. Allerdings muss ein Vergleich immer genau einen Takt zuvor

hier die Vergleichswerte einen Taktzyklus vorher darstellen. Ich weiß gar nicht erst wie ich da anfangen soll. Wer kann helfen und mir einen Tip geben und mich auf die richtige Fährte führen? Ich danke schon mal für die Hilfe Steffen

FPGA, VHDL & Co. ·Steffen H. ·01.12.2010 14:11 ·14 Antworten

Allgemein: Einstieg mit IP Cores

einer Hardwarebeschreibungssprache (VHDL, Verilog...). > Mir ist bewusst, dass ich das als Anfänger nciht einfach lösen kann Jeder war mal Anfänger. Nur solltest du als Anfänger nicht versuchen, aus dem Stand so ein Projekt zu stemmen. Das geht garantiert schief. Wetten? Wenn ich hier Anfänger

Lothar Miller schrieb im Beitrag #1897641: > > Wenn ich hier Anfänger (aka. Praktikanten) aus Hochschulen habe, dann > dürfen die erst mal Lauflichter und einfache serielle Schnittstellen > machen. Mit Händchenhalten und etwas Glück kommen wir in den 3 Monaten >

FPGA, VHDL & Co. ·Max D. ·16.10.2010 07:55 ·7 Antworten

Mit FPGA ein paar graue Haare mehr

Beitrag #6046549: > Habt ihr nicht dadurch ein paar graue Haare mehr davon bekommen? Jau, zu Anfangs ganz normal, fürchte ich^^ Ich hatte damals 2004 mit VHDL angefangen und war anfangs ziemlich frustriert ... Nun, das liegt jetzt schon ein paar Jahre zurück und jetzt komme ich ganz gut zurecht

Mampf F. schrieb im Beitrag #6046570: > Ich hatte damals 2004 mit VHDL angefangen und war anfangs ziemlich > frustriert ... Nun, das liegt jetzt schon ein paar Jahre zurück und > jetzt komme ich ganz gut zurecht damit. Ist bei mir genau umgekehrt: Ich habe zu der Zeit VHDL gelernt, weil ich

FPGA, VHDL & Co. ·FPGA-Schock ·25.11.2019 13:21 ·18 Antworten

Messbox mit externem RAM und internen FIFOs - beste Konzept

Ich möchte Dir nicht zu nahe tretten, aber das ist typisch Anfänger ;-): gleich Sachen ändern, obwohl man davon keine Ahnung hat... Ernsthaft, aus Post geht nicht hervor, wieso Du überhaupt daran was ändern sollst, funktioniert es denn nicht? Wenn alles läuft, dann

dem DDR2 RAM in den Ausgabe-FIFO vor dem USB zu kopieren. Und alleine mit dem FX2 wirst du als Anfänger schon jede Menge Spaß haben. Ich hab da auch eine Weile gekämpft, das Timing ist einfach gruselig.

FPGA, VHDL & Co. ·Torsten2000 ·20.03.2012 15:38 ·13 Antworten

FSM möglichst einfach und übersichtlich

Codierung und Lesbarkeit beitragen... Ja, das stimmt wohl. ^^ Ich sehe es leider zu oft bei Anfängern, dass die ganzen nützlichen Warnungen ignoriert werden. ;) Vielen Dank für deine Meinung! :)

mir, dass der Kreis der Anfänger doch größer ist als angenommen ;-)

FPGA, VHDL & Co. ·Sally ·25.10.2012 11:55 ·30 Antworten

FPGA und mal wider so eine "Ist Ding xyz das richtige für mein Vorhaben" Frage

Auflösung, Sound und dann auch noch das Spiel an sich auszuführen? Ihr seht ich stehe da noch ganz am Anfang bzw. noch n Schritt vor dem Anfang... Danke fürs Lesen und falls es Antworten gibt :)

keine höhere Auflösung wie damals. Bei Xilinx würde ich wegen Vivado nicht mehr mit Spartan anfangen sondern mit Artix. Das Nexys4 Board ist da ganz brauchbar. Vor allem der XC7A100 hat so viel internes RAM, dass du für alte Spiele erstmal kein externes brauchst.

FPGA, VHDL & Co. ·Christian G ·17.05.2016 11:15 ·9 Antworten

kann Spartan "verbastelt" werden

Tests habe ich den externen Quartz mit einem DCM erstmal auf 80Mhz verdoppelt. Das sollte fuer den Anfang auch reichen. Olaf

machen selber einen fuer zu hause zu haben. Mir ist aber noch nicht eingefallen was man damit privat anfangen kann und zum Bier holen reicht ein FPGA wohl noch nicht. Aber immerhin wenn er den FPGA an einer Kamera einsetzt, dann kann er vielleicht schonmal Bier von Milch unterscheiden. :-) Olaf

FPGA, VHDL & Co. ·icke ·28.08.2008 18:32 ·34 Antworten

Wie programmiere Ich den Altera Cyclone EP1C6

Hallo, Ich hab mir auf eBay den FPGA Altera Cyclone EP1C6 gekauft und wollte mit FPGA's anfangen(Ich bin noch blutiger Anfänger komme aus der Softwareentwicklung). Bei dem Gerät war ein Netzteil und ein USB Kabel sonst nichts dabei, Ich hab mir darauf hin auf Altera die Quartus II Software heruntergeladen

Spezialisten. Die erreicht > man als Standardbenutzer nie. deswegen wollte Ich erst mal klein anfangen mit dem billig board und schauen wie weit ich komme.

FPGA, VHDL & Co. ·J. S. ·20.12.2010 22:28 ·22 Antworten

Lattice Diamond: UART Receiver Siganl Wegoptimiert

angeschaut: In dem Trace ist *KEINE* Vendorspecific Message. (Die würden mit 03xx oder 07xx anfangen) 1. TLP, Schreiben auf Addresse 8 und BE = 3, 2. TLP. Lesen von Addresse 4 und BE = 1 3. TLP, Schreiben auf Addresse 4 und BE = 1 Du hast ganz nebenbei auch noch ein Softwareproblem.

oder (125MHZ-PCIe und 25 > MHZ-CAN)? Ja, die gibt es. Lothar schreibt dass es nichts für den Anfänger ist, wenn man da etwas falsch macht gibt es sporadische scheinbar unerklärliche Fehler und in der Folge viele graue oder ausgerissene Haare.

FPGA, VHDL & Co. ·Keller Thomas ·24.09.2013 12:24 ·87 Antworten

Gigabit Ethernet FPGA zu PC

für das ML403 Board erstellt, alle Adressbereiche vergeben, Treiber erstellen lassen usw. Ist am Anfang bissl Arbeit, aber naja. Dann hat er wohl erst mal die Demoprogramme benutzt und schlussendlich den eigenen IP-Stack implementiert. Leider war der V4 FX12 dann zu klein für einen 2. DMA Kanal zu einer

> Da gibt es von xilinx aber sicher Beispiele? Damals (Anfang 2007) war sowas AFAIR in HW nur in den Virtexen vorhanden, und zuviele Black-Box-IPs (evtl. gar noch encryptet wie der 100Mbit-Emac aus dem EDK) waren mir auch eher unsympatisch. > Georg, kannst

FPGA, VHDL & Co. ·bati ·08.09.2012 18:04 ·26 Antworten

VHDL-Buch f. Einsteiger

HW hat, der sollte vlt. die Finger von VHDL und >Verilog lassen... irgendwann muss man ja anfangen...oder bist du schon so schlau auf die Welt gekommen ;) ?

der sollte vlt. die Finger von VHDL und >>Verilog lassen... > > > irgendwann muss man ja anfangen...oder bist du schon so schlau auf die > Welt gekommen ;) ? sorry fuer das flapsige Statement. Soll bedeuten, dass ich VHDL 'nur' als Hilfsmittel verstehe, um eine HW, die ich auch verstehe, elegant

FPGA, VHDL & Co. ·Sascha ·05.06.2010 11:05 ·26 Antworten

Anfängerfragen

Hi, ich möchte anfangen mich mit FPGAs zu beschäftigen. Im Speziellen interessiere ich mich dabei für CPU Architektur, und mein (mittelfristiges) Ziel ist es auf Basis von einigen im Netz gefundenen Tutorials und Beispielimplementierungen

Spannung die Konfiguration von dort. Als tipp: such einfach mal hier im Forum nach dem Stichwort "Anfänger" https://www.mikrocontroller.net/search?query=anf%C3%A4nger&forums[]=9&max_age=-&sort_by_date=1

FPGA, VHDL & Co. ·Peter Reither ·05.04.2013 14:28 ·17 Antworten

Wie kann man diese State mal erklärend schreiben?

auch nie die Rede von der Simulation einer synthetisierten Netzliste. Und ich habe ja auch ganz am Anfang gesagt, dass bei der Synthese natürlich eine Abbildung auf eine binäre Darstellung erfolgen muss. Schlumpf schrieb im Beitrag #3836485: > Erst bei der Synthese muss zwangsläufig jeder Wert durch

die Rede von der Simulation einer synthetisierten > Netzliste. > Und ich habe ja auch ganz am Anfang gesagt, dass bei der Synthese > natürlich eine Abbildung auf eine binäre Darstellung erfolgen muss. Bist zu diesem Zeitpunkt war IMMER die Rede von der Verhaltenssimulation. Dann hast *du* gesagt

FPGA, VHDL & Co. ·peter ·13.10.2014 01:03 ·40 Antworten

Einstieg in die programmierbare logik. FPGA? CPLD?

Mit welchen billig FPGAs kann ich einen guten einstieg machen ? oder sollte ich sogar mit cpld's anfangen ? Irgendwelche anderen ideen/anregungen ?

du schon eine ganze Menge anfangen. So bringst du z.B. einen PIC-kompatiblen Core in das Device, kannst es aber höher takten als einen PIC (http://www.opencores.org/projects.cgi/web/minirisc/overview). Wenn du dir selber ein Board

FPGA, VHDL & Co. ·chippy ·13.05.2005 18:50 ·12 Antworten

800mhz frequenz zähler

800mhz clock was noch machen kann, Ich denke nicht, das man mit einer 800 Milliherz-Clock viel anfangen kann.

schrieb im Beitrag #3912825: > Ich denke nicht, das man mit einer 800 Milliherz-Clock viel > anfangen kann. Ist das der Grund, warum DU, Harald, noch vor dem PC sitzt?

FPGA, VHDL & Co. ·Antti L. ·06.12.2014 00:00 ·11 Antworten

Sinus Abstand vergrößern, VHDL

frage ich ab, wenn der Zähler z.B 5 Takte vorbei ist, soll ab diesem Zeitpunkt ein zweiter Zähler anfangen zu zählen, dieser Zähler ist halt die Adresse zu den Sinuswerten. Also immer wenn der erste Zähler größer gleich 5 ist soll der Zweite Zähler die Werte aus der SInus Tabelle laden. Leider klappt

Weise, die Sinuswerte nicht ganz ausgelesen sind, erst wenn der erste Zähler größer 5 ist wird von Anfang begonnen, ich kriege einfach nicht raus, wie ich ihn sagen soll, dass nach einem ganzen Sinus, er variabel Takte warten soll und dann erst wieder Ausgeben soll, wäre dankbar wenn mir einer da helfen

FPGA, VHDL & Co. ·NoMatter ·25.11.2011 08:47 ·45 Antworten

Softcore 32bit

denke ein Cache ist hier sinnvoller. Und eine MMU benötigt Resourcen. Würde mal mit einem Cache anfangen und mal sehen wie anschließend noch drauf bin. > - Damit beim nächsten Thema: Bloss nicht zu komplex. Genau hier ist der Punkt. Viele der Werbepunkte sind Schrott. Zwischen der hartverdrahteten

ist :) Zuvor habe ich mich mit 8 bit Cores auseinandergesetzt. Die Latte für 32bit fand ich am Anfang persönlich auch zu hoch. 32GPR hat nun mal die MIPS und damit muss ich leben. Ein Softcore muss auch eine Rechenleistung aufweisen. Dann habe ich Literatur gesammelt und der MIPS ist von seiner

FPGA, VHDL & Co. ·René D. ·26.06.2013 15:58 ·69 Antworten

VHDL Verbindung nur wenn "enabled"

einer nebenläufigen Schreibweise kann sowas gar nicht passieren. Das finde ich aber für einen Anfänger, der if kennt, schwerer verständlich (weil es kryptischer ist). Ähnlich wie ich einem Anfänger in C erstmal if-else statt den ?:-Operator beibringen würde.

(weil es kryptischer ist). > Ist es nicht einfach nur "neu". Ja. Und damit ungewohnt. Für den Anfang würde ich persönlich gewohnte Syntax bevorzugen. Aber das ist meine Meinung und man kann natürlich anderer Meinung sein.

FPGA, VHDL & Co. ·Bliad B. ·24.03.2022 07:20 ·13 Antworten