Suchergebnisse für "anfaenger"

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3013 Treffer für anfaenger Suchergebnisse für "anfaenger"

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  • Thread

    Quartus II liefert beim kompilieren zwei Warnung

    kann man noch eine kapazitive Last in den Constraints spezifizieren. -> nichts tun als üblicher Anfänger, das ist erst nützlich wenn du dein Timing/Power nach außen sehr genau spezifizieren. Vor Input/Output Constraints drücken sich auch Leute, die sich nicht mehr als Anfänger bezeichnen wollen

    mehr im Pin Planner befinden Werte zuweisen? Vielleicht verstehe ich etwas falsch, da absoluter Anfänger?

    FPGA, VHDL & Co. ·KM45 · ·17 Antworten

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    Dokumentation VHDL für Diplomarbeit

    Hi an alle! Ich will gerade anfangen die Dokumentation zu meiner Diplomarbeit zu schreiben, die den VHDL-Entwurf und die Implementierung verschiedener Komponenten für einen FPGA beinhaltet. Nun stellt sich mir die Frage, wie man das

    Dude schrieb im Beitrag #570261: > Ich will gerade anfangen die Dokumentation zu meiner Diplomarbeit zu > schreiben, die den VHDL-Entwurf und die Implementierung verschiedener > Komponenten für einen FPGA beinhaltet. Sowas wie Übersichtsdiagramme, strukturbeschreibungen

    FPGA, VHDL & Co. ·Dude · ·18 Antworten

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    zusätzliche Arbeit

    Wäre es nicht geschickter, counter zu Anfang auf 100000 zu setzen, nach unten zu zählen, und bei 0 etwas zu tuen? Denn der Vergleich mit 0 ist angeblich platzsparender als größer-gleich.

    Der Weise schrieb im Beitrag #2522013: > Wäre es nicht geschickter, counter zu Anfang auf 100000 zu setzen, nach > unten zu zählen, und bei 0 etwas zu tuen? Denn der Vergleich mit 0 ist > angeblich platzsparender als größer-gleich. Kuehne Behauptung, kannst du die belegen? Was

    FPGA, VHDL & Co. ·Dima Schmitt · ·18 Antworten

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    VHDL-Pulsformer funktioniert alleine aber nicht als Component in Gesamtprojekt

    sig_ud_direction : STD_LOGIC := '0'; [/vhdl] Das Bild oben zeigt die Ausgabe des Simulators von Anfang an. Da müssten doch alle vier Signale von Anfang an auf '0' sein, oder mache ich irgendwo einen Denkfehler? Gruß, Steffen

    Definition passt. Jedoch kommt von dem Signal nichts in deiner Komponente an, da alle Signale am Anfang nicht initalisisert sind. Ich tippe darauf, dass im Toplayer noch eine Verbindung nicht funktioniert bzw. du diese noch nicht richtig angeschlossen hast? Was mir noch auffällt ist, dass du keinen

    FPGA, VHDL & Co. ·Spyro · ·20 Antworten

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    schnelles Schalten mit on-Chip-Lösungen

    kostenlose Zynq-book und arbeitest das Thema DDR-Controller und Grundlagen durch. Für einen FPGA-Anfänger, auch mit passender Uni-Qualifikation als Elektrotechniker/Informationstechnik (notfalls technische Informatik) wären dafür vier Wochen Intensiv anzusetzen. https://github.com/Lauro199471/CECS-

    die Daten-senken/quellen fliessen sowie eine Spezifikation der erforderlichen Datenraten. Ein Anfang wäre bespielsweise *nachvollziehbar* aufzu zeigen, wie man aus den Angaben von 64 ausgängen und 4 GB Speicher auf 1 Gbit/s Transferate kommt um dann später zu behaupten, die wären nicht erreichbar.

    FPGA, VHDL & Co. ·Mann Fred · ·22 Antworten

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    I/O Port so OK?

    versuchst auf Kontrollsignale taktmäßig zu triggern. Eigentlich ist da alles falsch, was ein Anfänger falsch machen kann.

    Beitrag #2089914: > Das ganze ist uebrigens fuer ein CPLD gedacht (XC9500). Das hätte ganz an den Anfang der Frage hingehört. Es ist nämlich ein eklatanter Unterschied, ob du ein synchrones Design auf einem FPGA hast, oder irgendwelche Tricksereien auf einem CPLD... :-/

    FPGA, VHDL & Co. ·Marko B. · ·8 Antworten

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    Fragen zum Spartan 3E-1600 Development Board

    @Anfänger: Du mußt die Frequenz nicht ändern. Der verbaute FPGA besitzt intern die Möglichkeit verschiedene Frequenzen aus der Eingangsfrequenz zu erzeugen. Stichwort: DCM und PLL Duke

    interessiert mich nicht. Ich wäre an einer reinen Board-Beschreibung interessiert, mit der auch ein Anfänger was anfangen kann. P.S. Dürfte ich die Frage nach einer Bezugsquelle für die Taktgeneratoren nochmal erneuern?

    FPGA, VHDL & Co. ·Anfänger · ·9 Antworten

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    16-bit Mikroprozessor

    gerade selber ein Microcontroller zum laufen bringen möchte, ich aber nicht so recht weiss wo ich anfangen soll, wäre ich für ein paar Anregungen sehr dankbar.

    Das können sich wirklich nur sehr reizvolle projekte leisten wie z.B. Ruby, für welches es am anfang ausschließlich Japanische Dokumentation gab o_0. Und nein, ich hatte keinen Spass ;(

    FPGA, VHDL & Co. ·Thomas B. · ·34 Antworten

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    Gibt es schon HDMI to HDMI Adapter mit FPGA

    individuellen Vendorkeys berechnet werden. Nachdem ja schon länger öffentlich bekannt war (intern sicher von Anfang an), dass die Matrix berechenbar ist, wenn zuviele Einzelkeys bekannt werden (ist halt dann doch nur ein lineares Gleichungssystem...), waren auch die Vendorkeys immer geheim. D.h. wenn man nach

    reduziert sich das Wissen um die Keys auf die Chipfirmen, der Besteller bekommt davon nichts mit. Am Anfang, wo nur Silicon Image, Analog Devices und TI was gemacht haben, war das wohl OK. Allerdings sind inzwischen da ja auch eine Menge anderer Herstellerfirmen im Markt, und insbesondere bei den chinesischen

    FPGA, VHDL & Co. ·6692d179032205 · ·28 Antworten

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    Sinc3 Filter von VHDL in Bit Logik umsetzen

    pdf (Da ist auch VHDL Code mit dabei.) https://www.mikrocontroller.net/topic/109301 Für den Anfang kannst du auch mal einen gleitenden Mittelwert bauen. Z. B. ein langes Schieberegister und einen Zähler. Zum Zählerstand addierst du immer den Wert der ins Schieberegister rein geht und subtrahierst

    -gb- schrieb im Beitrag #6894843: > Für den Anfang kannst du auch mal einen gleitenden Mittelwert bauen. Z. > B. ein langes Schieberegister und einen Zähler. Zum Zählerstand addierst > du immer den Wert der ins Schieberegister rein geht und subtrahierst

    FPGA, VHDL & Co. ·Marc · ·27 Antworten

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    FPGA Einstieg

    http://www.digilentinc.com/Products/Detail.cfm?NavPath=2,400,1288&Prod=BASYS3 Wäre das für den Anfang geeignet? Und ist diese angepriesene Vivado Design Suite sinnvoll zusätzlich zu erwerben? Schon mal Danke im Voraus! Gruß, me

    Wenn es dumm läuft, hast du einen Prof, der kurz vor dem Ruhestand steht und nichts mehr neues anfangen will, dann behandelt man eben ein PAL. ;)

    FPGA, VHDL & Co. ·Ben S. · ·17 Antworten

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    VHDL Vergleich von std_logic_vector

    ganze funktioniert also ohne Variablen, Prozesse und ifThenElse und fast genau so, wie Du es am Anfang vorgeschlagen hast.

    über Blöcke weg. Auf jeden Fall braucht ein goto in einem C-Programm eine extrem gute Ausrede. Anfänger finden die nicht...

    FPGA, VHDL & Co. ·dasrotemopped · ·17 Antworten

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    Tools zur FPGA Konzeptionierung

    maximal paar grobe Skitzen aufs Blatt und mach danach eine Doku. Und die ist dann so, wie ich sie zu Anfang im Kopf hatte. Nur bei Datenbanken mal ich mir ein ERD auf, weils für mich übersichtlicher wird. Also wenig komplexe Aufgabe, nichts sensationelles oder innovatives, ich will eher Methoden sehen

    paar grobe > Skitzen aufs Blatt und mach danach eine Doku. Und die ist dann so, wie > ich sie zu Anfang im Kopf hatte. Das ist wohl immer noch der beste Ansatz, um etwas darzustellen. Geht sogar soweit, dass die Handskizzen vom Kollegen im Handbuch landen. Zumindest gilt das ab dem Punkt, an dem

    FPGA, VHDL & Co. ·Nick M. · ·17 Antworten

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    Post-Route Simulation ; Wie Testbench einbinden ISE 8.1

    In dieser Hinsicht bin ich selbst noch Anfänger. Ich habe schon versucht, Post-PAR Simulationen durchzuführen, die aber schiefgegangen sind ... ergo habe ich in meinem Design noch Fehler drinne. Falk, als du Anfänger warst, hast du doch sicher

    Signalnamen wie im VHDL. Deine Testbench muss einige worst case Fälle simulieren. >Falk, als du Anfänger warst, hast du doch sicher auch Timingsimulationen >durchgeführt. Wann war der Punkt, als du das aufgegeben hast? Ich war nie Anfänger. ;-) Kleiner Scherz. Nein, ich hab auch nicht aufgegeben

    FPGA, VHDL & Co. ·FPGA-Fragender · ·9 Antworten

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    Drehgeber Emulation

    Internetz zusammenzukopieren? ja, wobei: Eine richtige Drehgeber-Emulation, mit der man etwas anfangen kann, funktioniert schon noch ein wenig komplizierter, je nachdem was der Anwender benötigt. Meistens will er ja seine Ausgangs-Elektronik und die Signalverarbeitung optimieren. - Drehgeber haben

    > Eine richtige Drehgeber-Emulation, mit der man etwas anfangen kann, > funktioniert schon noch ein wenig komplizierter, je nachdem was der > Anwender benötigt. Meistens will er ja seine Ausgangs-Elektronik und die > Signalverarbeitung optimieren. >

    FPGA, VHDL & Co. ·Ja D. · ·21 Antworten

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    Simulation von Hold und Setup bei externen Chips

    selbst wenn man möchte. Für U das "uninitialisiert" gefällt mir nicht weil Initial etwas wie Anfang bedeutet, man ein Signal aber auch nach dem Anfang in der Simulation auf U setzen kann. Aber es ist eben auch so, dass man ein Signal zu jedem Zeitpunkt wieder in einen Ausgangszustand versetzen können

    undefiniert beinhaltet eigentlich sogar mehr. Weil streng nach Wortherkunft könnte etwas nur am Anfang uninitialisiert sein bis es einmalig initialisiert wird. Danach ist es eben initialisiert weil es das wurde. Aber wenn etwas undefiniert ist kann man das jederzeit definieren und ihm die Definition

    FPGA, VHDL & Co. ·Gregor · ·14 Antworten

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    FPGA Diode ansteuern

    ist sinnlos und verwirrend BTW3: ich wiederhole an dieser Stelle mal gleich das Postulat für Anfänger: Ein Design hat genau 1 Takt, der immer auf die selbe Flanke reagiert (ein Takt ist alles, was ein _edge() oder 'event beinhaltet).

    einem Reset, der beim betätigen in den ersten Zustand wieder gelangt. Ich weiß nicht was ich damit anfangen soll. Gehe ich nach deinem Schema, so komme ich immer wieder zu dem Problem, dass ich immer wieder nur in die eine Richtung gehen kann. Sprich wenn der Taster nicht gedrückt ist, passiert nicht...

    FPGA, VHDL & Co. ·Thomas K. · ·36 Antworten

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    Probleme mit einfachem VHDL-Modul

    Hallo Leute, ISE gibt mir eine Fehlermeldung mit der ich absolut nichts anfangen kann. Was habe ich getan? Ich habe ein Modul mit folgender Entity erstellt: [VHDL] entity mod27 is Port ( C : in STD_LOGIC; testClock : in STD_LOGIC; Bits : out

    Ich kann ehrlich gesagt, mit keinen dieser Warnungen was anfangen. [code] WARNING:MapLib:701 - Signal Bits<4> connected to top level port Bits<4> has been removed. WARNING:MapLib:701 - Signal Bits<3> connected to top level port Bits<3> has been removed

    FPGA, VHDL & Co. ·Fabian Hoemcke · ·13 Antworten

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    FPGA Serielle Daten multiplexen?

    Ausgabe vom FPGA würde ich dann einen USB Chip (z.B FX2) verwenden. Ich stehe da noch ganz am Anfang...

    Martin schrieb im Beitrag #4153256: > Ich stehe da noch ganz am Anfang... Von WAS denn? WAS soll denn das Ganze letztendlich geben? Ein USB-Wandler gibt ja keinen kontinuierlichen Bitstrom, sondern Daten entsprechend einem Protokoll aus.

    FPGA, VHDL & Co. ·Martin · ·9 Antworten

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    Clockmultiplexing vom mehreren Taktsignalen

    /genau/ 1 Takt auszukommen. Das gelingt in sehr vielen Fällen und dieses Vorgehen ist besonders Anfängern zu empfehlen. Was soll denn mit dem letztlich aus dem 150MHz erzeugten "Takt" passieren? Wo und wofür wird der verwendet?

    genau 1 Takt auszukommen. Das gelingt in > sehr vielen Fällen und dieses Vorgehen ist besonders Anfängern zu > empfehlen. Ich gebe gerade dem kleinen Bruder eines Freundes etwas Nachhilfe in VHDL. Er hat sich an mich gewandt da seine Schaltung (die algorithmisch/simulativ gesehen ok war) nicht in

    FPGA, VHDL & Co. ·Daniel G. · ·31 Antworten

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    Flash Fpgas und Selbstprogrammierung

    der Lage ist sich selbst zu programmieren. Ich möchte keine Diskussion über eine Kopierschutz anfangen, ich will ihn haben und damit gut.

    >Ich möchte keine Diskussion über eine Kopierschutz anfangen, ich will >ihn haben und damit gut. ist der S3an denn überhaupt sicher ?

    FPGA, VHDL & Co. ·Alfredo · ·11 Antworten

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    PALCE22V10- wie programmieren?

    du das nciht hinkriegst, dann brauchst du schon gar nicht mit "SEGA MASTER SYSTEM FLASH loader" anfangen.

    das nciht hinkriegst, dann brauchst du schon gar nicht mit > "SEGA MASTER SYSTEM FLASH loader" anfangen. Naja toller Kommentar, glaubst du dass er irgendwas bewirken wird? Ja kann ich aufbauen will ich aber nicht machen. Da ich so ein snob bin, werde ich wohl den TOP2011 kaufen. Das ist doch

    FPGA, VHDL & Co. ·Takao K. · ·56 Antworten

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    numeric_std verwenden sehe ich ein. Konkret

    > Ein Anfänger FPGA-Design hat genau 1 Takt und 0 Reset. Punkt. Klasse Argumentation.

    >> Ein Anfänger FPGA-Design hat genau 1 Takt und 0 Reset. Punkt. > Klasse Argumentation. Das war keine Argumentation sondern ein Postulat. Ich versuche mich selber daran zu halten. Und es ist erstaunlich, wie oft

    FPGA, VHDL & Co. ·Angus · ·16 Antworten

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    STM32 in FPGA

    irgendwie auf ein anderes Systen übertragen. Dabei hat die Erfahrung gezeigt, das man: (a) von Anfang ein System auf Sichherheit auslegen muss (bspw. durch verringerung der Komplexität (KISS-prinzip) und (struktureller) Redundanz) und (b) einen Entwicklungsprozess aufzieht, der von sich aus sicher

    Stellen auch betroffen sind. Für kleine Stückzahlen ist es ein Ansatz, die Kosten einmal an den Anfang zu ziehen mittels "Virtualisierung des MCU-Kerns". Die SW wird einmal zertifiziert und läuft dann auf verschiedenen ICs (FPGAs) auf den Taktzyklus genau so wie ursprünglich zertifiziert. Nur verwendet

    FPGA, VHDL & Co. ·Bernd G. · ·87 Antworten

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    Digilent Nexys 4 mit HDMI?

    Die "großen" Artixe 100T und 200T gab es von Anfang an. Die kleinen darunter haben die immer noch nicht mal ansatzweise. Der 100T ist schon ein Bolide, der 200er erst recht. Ich hab das AC701 Board hier, das macht schon Spaß. Aber das Ding braucht massiv

    supachris. Christian R. schrieb im Beitrag #3350133: > Die "großen" Artixe 100T und 200T gab es von Anfang an. Die > kleinen > darunter haben die immer noch nicht mal ansatzweise. Der 100T ist schon > ein Bolide, der 200er erst recht. Ich hab das AC701 Board hier, das > macht schon Spaß. Aber das Ding

    FPGA, VHDL & Co. ·Student · ·33 Antworten

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    Sram Simulation funktioniert nicht richtig

    Lass raten, da am Anfang deines Testprogramms in der Hardware machst du einen reset? [vhdl] if (reset = '1') then internal_SRAM_CSn <= '1'; internal_SRAM_rw <= '0'; internal_SRAM_exe <= '0'; int_SRAM_Addr

    memory_dump() aber nicht. Der hat also für die Visualisierung mitten rein gegriffen und nicht an den Anfang. Die Zeile ist ergänzt und nun funktioniert alles wie erwartet und auch simuliert. Vielen Dank euch alles für die wertvollen Tipps! Grüße, Jens

    FPGA, VHDL & Co. ·Jens W. · ·33 Antworten

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    Kubikwurzel bilden

    schneller von der Hand.) Und was der Fehler sein soll, erschließt sich mir nicht. Dadurch, dass am Anfang drei Nullen hinzugefügt werden, erschafft man eine Festkommazahl, die 3 binäre Nachkommastellen hat (Präzision in dezimal = 0,125). Wenn du das jetzt nicht als Festkommazahl, sondern einfach als Ganzzahl

    das mit deinen FPGA-Kenntnissen? Gut verträgt sich das. Ich habe nicht erwartet, dass das von Anfang an gut funktioniert und das hat es dann ja auch nicht. Die erste Implementierung war eigentlich nur eine funktionale Implementierung als Startpunkt für eine Implementierung, die dann auch wirklich

    FPGA, VHDL & Co. ·BiBi · ·45 Antworten

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    High Level Synthese aus C Code Spielerei oder ernste Anwendungen?

    Zugriff auf sämtliche Python-Bibliotheken hat. Aber ich glaube, der wichtigste Punkt wurde am Anfang gesagt: Weltbester FPGA-Pongo schrieb im Beitrag #5886721: > Wenn das Verständnis für die Abläufe und Notwendigkeiten der Struktur > aber vorliegt, ist die Lösung ausgewählt, ohne mit viel Aufwand

    unterschätzt die Zahl der FPGA-Kenner. Ich würde es 10:1 sehen. Aber 99% auf beiden Seiten sind Anfänger, die kaum mehr können, als Schleifen und Funktionsaufrufe, bzw Komponentenverdrahtung.

    FPGA, VHDL & Co. ·Hußnätter · ·37 Antworten

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    Uhr mit zwei unterschiedlichen Takten

    Guten Abend Allerseits. Ich bin VHDL Anfänger. Wir müssen dazu im Studium eine Uhr mit bestimmten Eigenschaften erstellen, müssen uns aber die ganze Programmiersprache aber mehr oder weniger selbst erarbeiten. Daher seht es mir nach, wenn ich

    clk1s) then : if rising_edge(clk500ms) then : [/vhdl] Allgemein und für Anfänger speziell gilt: *Im ganzen Design nur 1 Takt* Der Rest wird über Clock-Enable gemacht.

    FPGA, VHDL & Co. ·Phillip · ·19 Antworten

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    Bytefehler beim Schreiben ins DDR2

    FPGA-Editor nach, ob er die Ausgangsregister wirklich mit in die IOBs packt. Macht der MIG am Anfang ein Augen-Training? Kannst Du Dir davon mal die Delay-Taps ausgeben lassen? Evtl. hast Du in Deinem Speicher noch ein paar Bit über und kannst mittels Parity oder Codespreizung Bitfehler detektieren

    Von ZIP-Files >> ist da keine Spur. > Da kannst Du bestimmt im MIG Generator irgendwo ganz am Anfang Eval > Boards als Target wählen. Und da ist auch das Spartan 3E Starter Board. > Das war bei allen MIGs bis 3.4 zumindest der Fall. Vielen Dank! Das war der entscheidende Hinweis! Im MIG v3.4

    FPGA, VHDL & Co. ·Anguel S. · ·26 Antworten

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    Schieberegister als BRAM

    Adresse und Daten mitsenden. Entweder das, dann bist du flexibler. Oder du fängst einfach am Anfang der Übertragung bei Adresse 0 an und zählst mit jedem Wort hoch.

    Adresse und Daten mitsenden. > > Entweder das, dann bist du flexibler. Oder du fängst einfach am Anfang > der Übertragung bei Adresse 0 an und zählst mit jedem Wort hoch. Dann müsste man natürlich noch eine Art timeout einbauen, damit bei nicht vollständiger übertragung auch wieder am Anfang hereingeschoben

    FPGA, VHDL & Co. ·Tim S. · ·10 Antworten

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    LatticeECP3 Versa Development Kit

    Hallo, ich hab mir das LatticeECP 3 Versa Development Kit zugelegt. Ich bin Anfänger, was das handling mit FPGA betrifft. Mit welcher Software, kann ich das Kit in Betrieb nehmen? Also ich möchte es programmieren. Ich würde mich sehr freuen, wenn mir da jemand helfen könnte

    auch für Profis gedacht, die diese Kosten leicht verschmerzen können. Keine Ahnung wieso du als Anfänger dich für so ein Entwicklungs Kit entschieden hast. Ein kleines, günstiges FPGA macht am Anfang viel mehr Sinn. Synthese und Download gehen viel schneller, und man wird nicht durch all die Sonderfunktionen

    FPGA, VHDL & Co. ·Robert B. · ·10 Antworten

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    mit VHDL optimieren

    Der VHDL-Compiler minimiert die Logik für einen FPGA. Ich glaube nicht dass du damit allzu viel anfangen kannst. Aber du kannst dir ja von Xilinx das WebPack auf den Computer installieren und etwas spielen. Der VHDL-Code ist ja recht überschaubar. Ich habe folgendes mal schnell eingegeben: [vhdl]

    . PS: Es ist durchaus möglich dass ich nicht Recht habe - bin schließlich auch noch blutiger Anfänger was FPGAs angeht. Warte mal die Profis ab...

    FPGA, VHDL & Co. ·Blinky · ·29 Antworten

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    VGA Bild Interlaced

    Da ich eher Anfänger in VHDL bin, habe ich mich natürlich bei einigen Sachen von anderen Projekten inspirieren lassen. Dort habe ich die Taktteiler-Variante gesehen. Sollte ich es sonst mit einer if-Abfrage gestalten?

    habe ich die > Taktteiler-Variante gesehen. Ja, was man nicht alles so sieht. Da klatscht jeder Anfänger sein erstes Design ins Internet, und Jahre später geistern die immer noch rum... :-/ Wenn Taktteiler so gemacht werden, dann hast du evtl. ein ungünstiges lokales Routing auf dem Takt. Das kann alles

    FPGA, VHDL & Co. ·Martin S. · ·29 Antworten

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    CPLD USB Programmer

    So ein Gefrickel würde ich 2013 nicht mehr anfangen. Die Digilent Programmer sind ja nun wirklich nicht teuer.

    . Wenn man alles zusammenrechnet ist das Digilent Board ein sichere Sache gerade für den Anfänger. ################################################################## Anhang: Bilder für mein JTAG Anbau für CPLDs mit Spartan-3E. ------------ Gruss Holger.

    FPGA, VHDL & Co. ·Karsten K. · ·15 Antworten

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    Entfernen von Spikes ohne Eintakten

    > die I^2S leitungen muss ich eintakten. da hatte ich anfangs probleme. > das ist denk ich schon ok. Kann man machen, aber weil der I2S seinen Takt mitbringt, könnte man diese Daten mit dem I2S-Takt einlesen, mit dem Word-Select zwischenspeichern und diese

    und auf die steigende flanke dieser reset-impuls erzeugt welcher die schreibadresse eben an den anfang stellt. das speichern wird mit der eingetakteten bitclock gemacht. ausserdem wird die wordclock ausgewertet da ich die informationen benötige welche clock gerade anliegt. da gibts ja mehrere (44,1

    FPGA, VHDL & Co. ·Andi Z. · ·15 Antworten

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    Liste empfehlenswerter Lehrvideos

    Erachtens wäre eine Liste mit von "Experten" probegesehen Lehrvideos zu VHDL/FPGA sehr hilfreich für Anfänger. Ich mach mal den Anfang: http://www.youtube.com/watch?v=Bg_4nqSs2OY - VHDL and Xilinx Spartan FPGA, part 1/2 Zeigt in Zehnminuten wie man mit der Xilinx-ISE eine kleine Schaltung synthetisirt

    muss Falk da irgendwie schon zustimmen. Da kommt nix rueber, was will man damit wirklich praktisch anfangen?

    FPGA, VHDL & Co. ·Fritz Jaeger · ·8 Antworten

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    Logic Analyzer Core (Logic Analyzer)

    > clk180 und rising edge darauf eine Hilfe? Was macht man wie kleverer Weise? Nachfolgend der Anfang einer Schreib- und Lesesequenz. Man beachte, ich schreibe (hoffentlich) auf Adr. 0x00 den Wert 0xFFD3 und lese dann bei 0x00 0x16E8 (wo immer die her kommen mögen), welches imo irgendwelcher Datenmüll

    mit FPGA und JTAG konnektor, die alle sind potentialle platforme furs LA. es ware viel mehr besser anfangs ALLE FPGA platinen zu unterstutzen uber JTAG, die software un ipcores fertig und testen, und DANACH eigen hw entwickeln.

    FPGA, VHDL & Co. ·ope · ·75 Antworten

  • Thread

    Speichern/Versenden von Daten

    als ein paar Monate brauche. Mein Problem ist, dass ich noch nicht genau weiss, wo und wie ich anfangen soll, das Problem zu lösen, bzw. mich einzuarbeiten. Es sieht so aus, dass die Daten aus dem A/D-Wandler gesteuert über einen CPLD in einen "schnellen Speicher" reingeschrieben werden müssen. Also

    erstmal mit simplen Sachen an. Ein einfacher SRAM Memory Controller mit Adresszaehler dauert als Anfaenger schon ein bischen.

    FPGA, VHDL & Co. ·Markus Brenner · ·14 Antworten

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    Frage Case-When-Anweisung

    Jan B. schrieb im Beitrag #5595680: > Wenn am Anfang status fall1 ist und dementsprechend status auf fall2 > setzt, wird danach der case-when-Block verlassen, oder springt er dann > praktisch eine Zeile weiter und führt dann die when fall2 Anweisung

    Jan B. schrieb im Beitrag #5595680: > Wenn am Anfang status fall1 ist und dementsprechend status auf fall2 > setzt, wird danach der case-when-Block verlassen, oder springt er dann > praktisch eine Zeile weiter und führt dann die when fall2 Anweisung

    FPGA, VHDL & Co. ·Jan B. · ·11 Antworten

  • Thread

    FPGAs von Board abnehmbar? [Anfängerfrage]

    Hallo liebe Forengemeinde, ich bin Anfänger auf dem Gebiet FPGAs und habe eine wichtige Frage: Wenn ich mir die Entwicklerboards für FPGAs so anschaue, dann sehen sie, im Unterschied zu Mikrocontrollerboards, irgendwie nicht so aus, als

    Für einen Anfänger wäre eine (USB) basierte serielle Schnittstelle schon mal genug Arbeit. Wenn es schneller gehen muss, dann vielleicht einen schnelleren USB Controller wie Cypress FX2 oder FTDI FT232H. Mich beschleicht

    FPGA, VHDL & Co. ·Julian M. · ·18 Antworten

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    Die Probleme eines Einsteigers: Boardwahl & Co

    befassen. Als "Killer-Applikation" habe ich die Vision eines RGB LED-Display vor Augen. Aber aller Anfang ist schwer Und nun habe da ein paar Fragen... Als erstes geht es um die Frage Altera vs Xillinx. Ich denke generell werden da wohl die Leistungen nicht weit auseinandergehen. Dann geht es um

    bei meiner Diplomarbeit gearbeitet ist schon recht mächtig so ein Core aber ich sag mal für den Anfang braucht mans nicht. Vorteil am EDK ist halt man kann sich sein Design incl Software mehr oder weniger Zusammenstellen lassen dafür ist die Einarbeitung natürlich wenn man mal was auserhalb der Wizards

    FPGA, VHDL & Co. ·Jan K. · ·16 Antworten

  • Thread

    Tranceiver mittels FPGA

    plausibel und angemessen) dann hätte man ihm das sicher anders geantwortet, oder? Klar, er ist Anfänger und die Fragen sind etwas naiv, aber wenn er in der Tat damit noch nicht zu tun hatte ... ?

    Reaktion darauf hat mit der aktuellen, poltitischen Großwetterlage nichts zu tun. >Klar, er ist Anfänger und die Fragen sind etwas naiv, aber wenn er in >der Tat damit noch nicht zu tun hatte ... Muss er dennoch lernen, verständlich zu kommunizieren.

    FPGA, VHDL & Co. ·Y. M. · ·39 Antworten

  • Thread

    Ist diese Literatur empfehlenswert?

    Als Anfänger kann ich Dir eher das empfehlen: https://www.amazon.de/FPGAs-für-Maker-praktische-programmierbare/dp/3864901731

    academic.csuohio.edu/chu_p/rtl/fpga_mcs_vhdl.html für Dich > interessant sein. Ich dachte mir für den Anfang ein Board wie dieses hier: https://eckstein-shop.de/Waveshare-CoreEP3C5-ALTERA-Cyclone-III-EP3C5E144C8N-FPGA-Development-Core-Board Ich denke, dass sollte für den Anfang reichen, um die ersten

    FPGA, VHDL & Co. ·He-Man · ·8 Antworten

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    Drum-Computer in VHDL

    Oberwellenklang für jeden OSC atonal und unkorreliert einstellbar und produziert keinen Loop, da er keinen Anfang und kein Ende hat. Der Tonverlauf ist komplett kontinuierlich und die einzelnen Klanganteile wachsen und verlöschen in natürlicher Weise. Das ist zehnmal organischer, als jedes statische Sample, so

    Oberwellenklang für jeden OSC atonal und unkorreliert einstellbar und > produziert keinen Loop, da er keinen Anfang und kein Ende hat. Der > Tonverlauf ist komplett kontinuierlich und die einzelnen Klanganteile > wachsen und verlöschen in natürlicher Weise. Das ist zehnmal > organischer, als jedes statische

    FPGA, VHDL & Co. ·J. S. · ·34 Antworten

  • Thread

    CPLD

    EPM7128SLC84 benutzen. MAX+plus II 10.2 BASELINE ist bereits mit Keycode installiert. Ich hätte am Anfang ein paar grundsätzliche Fragen. a) besteht die Möglichkeit, CPLD's Onboard zu programmieren b) welchen Brenner/Software benötige ich (besitze GALEP4) c) wie erstelle ich in MAX+plus II in dem

    hei, wie du schreibst. Bin noch in CPLD's am Anfang, habe noch wenig Kenntnis. habe nochmals ZIP angehängt. Gruß Siegfried

    FPGA, VHDL & Co. ·Siegfried Saueressig · ·34 Antworten

  • Thread

    Hilfe beim Design Implementieren: Inputs nicht mappbar?

    gegoogelt, aber nichts gefunden, was ich bisher meinem Problem zuordnen könnte. Wie gesagt, bin Anfänger :D Könnte mir jemand helfen, dieses Problem zu verstehen? Vielen Dank im Voraus!!!

    ich habe es noch nicht getestet, mangels HW diese Woche. Aber ich will nächste Woche, wenn ich anfange nicht blind irgendwas machen. Trotzdem wundert mich diese Meldung. Ich kann sie halt nicht interpretieren

    FPGA, VHDL & Co. ·holyfetzer · ·19 Antworten

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    Renesas GreenPack

    Andererseits, fuer die bescheidene Funktionalitaet mag das noch in Ordnung gehen und erlaubt es Anfaengern sich an Verilog/VHDL vorbei zu schummeln. Wir wollen mal nicht vergessen das es auch noch Menschen gibt die eine SPS mit Ladder/Kontaktplan programmieren. :-D Vanye

    einfachen Sachen ist natuerlich verdrahten mit virtuellen Draehten noch akzeptabel und gerade fuer Anfaenger natuerlich eine interessante Spielsache... Vanye

    FPGA, VHDL & Co. ·Vanye R. · ·19 Antworten

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    Cyclone: config flash ISP im Betrieb möglich?

    Na das nenne ich ja mal eine Steilvorlage :) Danke für den Link - damit werde ich definitiv anfangen.

    Na das nenne ich ja mal eine Steilvorlage :) Danke für den Link - damit > werde ich definitiv anfangen. Cool, lass dann gerne wissen, wie es so klappt, denn in einem nächsten Projekt könnte ich das auch auch brauchen ;-)

    FPGA, VHDL & Co. ·Andreas R. · ·14 Antworten

  • Thread

    Synthese von VHDL file operationen

    FPGA bekommen, damit der implementierte uC aus der Datei lesen kann. Die Datei wird nur einmal am Anfang ausgelesen, es ist sozusagen ein "Boot-Prozess", das den uC am Anfang programmiert, was er zu tun haben wird. Ich hoffe, ich konnte mein Problem einigermassen verständlich schildern. Wenn Sie eine

    ich jetzt ein bisschen in eine Sackgasse gekommen bin, ist das Ergebnis eines Prozesses, an dessen Anfang es hiess, ach schreib' ma einen VHDL Code, das dies und das macht, kein Problem wenn es nicht synthetisierbar ist. Ok, der Code ist fertig, die Simulation läuft, prima. Und dann: wenn wir schon so

    FPGA, VHDL & Co. ·Dag P. · ·17 Antworten