Suchergebnisse für "anfänger"

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3013 Treffer für anfänger Suchergebnisse für "anfänger"

Relevanz Datum
  • Thread

    Abschließen der Schleife trotz Interrupt!

    Es tut mir Leid für die jenigen, die Ihr Wissen zur Show stellen wollen, ich bin wie gesagt am Anfang von VHDL. Mit Interrupt meine ich einfach, eine Unterbrechung, was man ja aus meinen Text erschließen kann. Und warum soll man keine "while loop" in einem prozess verwenden können? Bei klappt es

    Es tut mir Leid für die jenigen, die Ihr Wissen zur Show stellen wollen, > ich bin wie gesagt am Anfang von VHDL. Jetzt sei doch nicht gleich so angesäuert... :-/ Sieh dir mal meine Lauflichtvarianten an. Eine davon ist garantiert total simpel auf deinen Anspruch abänderbar: http://www.lothar-miller.de

    FPGA, VHDL & Co. ·Chris K. · ·19 Antworten

  • Thread

    If-Abfrage und std_logic

    > sig <= '0'; -- Default-Zweisungen immer am Anfang Diese Default-Zuweisungen kommen aus der 2- und mehr-Prozess-Schreibweise von FSM. Dort hat man sich ohne eine solche Defaultzuweisung schnell mal ein Latch eingefangen :-o

    bei größeren if-Verschachtelungen und vielen Codezeilen pro Prozess), dass Defaultzuweisungen am Anfang des Prozesses Gold wert sind. Klar, letztendlich macht es jeder so, wie er es für richtig und hilfreich hält. Gruß, SuperWilly

    FPGA, VHDL & Co. ·Hans-werner M. · ·11 Antworten

  • Thread

    I2S nach"TheMason" in Betrieb nehmen

    ich möchte den CODEC TLV320aic23b auf meinem Altera Board als slave betrieben. Bin allerdings Anfänger in Sachen VHDL und co. Hab Beiträge im Forum und auf der Seite von Lothar Miller gelesen. (SUPER) Dabei bin auf den Beitrag „Audio-DSP mit Spartan 3-FPGA“ von „TheMason“ gestoßen.(TOP) Würde gerne

    > Bin allerdings Anfänger in Sachen VHDL und co. Das war jeder mal... > Hab Beiträge im Forum und auf der Seite von Lothar Miller gelesen. > (SUPER) Besten Dank für das Lob ;-) > Würde gerne den Code I2S_SHIFTER_2x_SLAVE.VHDL

    FPGA, VHDL & Co. ·Markus S. · ·11 Antworten

  • Thread

    Post-Map simulation mit ModelSim

    Gute Morge Jens Ja furchtbar das ich es nicht gesehen habe, so ein Blödsinn, wie ein Anfänger. Dabei, habe ich es x mal angeschaut. Grüsse Anton

    FPGA, VHDL & Co. ·Anton K. · ·148 Antworten

  • Thread

    Lauvzeitverzögerungen. Verschiedene Werte bei Quartus und im Oszi.

    zwischen Eingang und Ausgang hast. IL schrieb im Beitrag #4164496: > Tja, anscheinend waren es am Anfang wirklich falsche Einstellungen Die Einstellungen für Tastkopf und Bandwidth Limit sind jetzt besser. Die für die Zeitachse sind aber immer noch nicht ideal. Du interessierst dich für Vorgänge auf

    - ich weiß nicht wie ich die Einstellungen wieder auf die alte Werte umgestellt habe. Es war am Anfang doch 1,25-2,5 GS/s und kleine Messbereiche. Naja, die Eile beim Messen ist kein guter Helfer. Achim S. schrieb im Beitrag #4164533: > Die eigentliche Messung ist der schmale Streifen oben auf

    FPGA, VHDL & Co. ·IL · ·17 Antworten

  • Thread

    Benötigt ein MUX Macrozellen im CPLD?

    '0' else ram_addr <= > temp_trigger(addresswidth-1 downto 0); > [/vhdl] Ja so hatte ich es am Anfang mit dem selben Ergebnis, hatte gehoft das die Synthese vieleicht so meine Absicht besser erkenne kann... > Jede logische Funktion braucht Makrozellen... Ja okay aber... > Dass das jetzt registriert

    außen durch einen AVR vorgegeben werden, ist aber die meisste Zeit statisch (also wird nur ganz am Anfang mal gesezt). Müßte man das trozdem einsyncronisieren?

    FPGA, VHDL & Co. ·Läubi .. · ·22 Antworten

  • Thread

    Spass mit xpc4drv, windrvr6 und 2.6.18

    @ Jens B. Nöö, das makefile hab ich schon angepasst. Zumindest anfangs. Jetzt gehts auch mit den Orginal CFLAGS, warum auch immer.

    ganze Parallelport Zeug muss als Module kompiliert sein. Das hatte ich halt vergessen bzw. hatte zu Anfang aus Ordnungssinn alles fest einkompiliert. Und dann produziert WinDriver recht sinnbefreite Fehlermeldungen. Vielleicht hilfts ja noch jemandem ;)

    FPGA, VHDL & Co. ·olf · ·22 Antworten

  • Thread

    Sequential System Design Using ASM Charts

    Getaktetem Teil (count_next, ma_next, usw.). Gibt es dazu einfachere bzw. elegantere Lösungen? 2. Am Anfang hat zwar die Simulation funktioniert, aber die Funktion in Hardware nicht. Es kam eine Warnung des einige Latches eingefügt wurden. Ich habe dann am Anfang vom kombinatorischen Prozess alle Signale

    einfachere bzw. elegantere > Lösungen? Da fällt mir nur die 1-Prozess-Schreibweise ein ;-) > 2. Am Anfang hat zwar die Simulation funktioniert, aber die Funktion in > Hardware nicht. Es kam eine Warnung des einige Latches eingefügt wurden. > Ich habe dann am Anfang vom kombinatorischen Prozess alle Signale

    FPGA, VHDL & Co. ·Daniel P. · ·9 Antworten

  • Thread

    Seriell-Parallel-Wandlung mit VHDL

    with MachXO2 Devices" aus dem "MachXO2 Family Handbook" nahe. Ich hatte mir natürlich ganz zum Anfang auch das Handbuch zur Brust genommen. Leider hatte ich nicht begriffen, was ein Gearing ist und wie man die ganze Geschichte dann auch in Betrieb nimmt. Daher dachte ich, dass ich das auch per Hand

    beiden Dinger dann hinterher miteinander zu einem Wort... > Ich hatte mir natürlich ganz zum Anfang auch das Handbuch zur Brust > genommen. Leider hatte ich nicht begriffen, was ein Gearing ist und wie > man die ganze Geschichte dann auch in Betrieb nimmt. Das Gearing ist vereinfacht genau das

    FPGA, VHDL & Co. ·Chris2k · ·18 Antworten

  • Thread

    Einfacher VHDL Zähler

    z.B. > das Statusregister eines Prozessors. natürlich nicht. Aber es würde m.E. gerade Anfängern sehr helfen, wenn ihnen einer verraten würde, daß STD_LOGIC_VECTOR ein reichlich unhandlicher Datentyp ist, den man eigentlich gar nicht braucht und nur verwenden sollte, wenn man explizit vorhat

    kurzem, bis die Fetzen flogen. Ich hatte Lothar damals schon drauf hingewiesen, daß die gesamte Anfänger-Literatur sowohl im Netz als auch an unseren hiesigen Fach- und Hochschulen in exakt _DIESEM_ Punkt ausgesprochen lausig ist. Jeder dieser Nachaffen, der sich zu einem Tutorial für VHDL berufen

    FPGA, VHDL & Co. ·Name · ·18 Antworten

  • Thread

    CGA->VGA Wandlung

    Ganz genau nicht - aber ein Anfang. Bei mir muss ich halt noch schauen das es 512 Pixel horizontal sind und ich ja direkt ein TFT-Modul ansteuern will. Aber zumindest ein Startpunkt.

    C. W. schrieb im Beitrag #7990139: > Ganz genau nicht - aber ein Anfang. Bei mir muss ich halt noch schauen > das es 512 Pixel horizontal sind Das hattest du schon im TO erwähnt, hatte ich aber überlesen. Das ist natürlich kein Standardmodus von CGA. Klassischen

    FPGA, VHDL & Co. ·C. W. · ·20 Antworten

  • Thread

    ISE14.x und chinesisches Platform Cable USB geht nicht

    zu wissen, was ich da tue. Ich denke mal, mit dieser Software kann man komplett wieder bei Null anfangen. Das Spartan-6 Board existiert noch nicht. Hatte ich vielleicht nicht ganz verständlich geschrieben. Jens W. schrieb im Beitrag #8042778: > Was für ein Board willst du anschließen? Eines mit

    im Zuge dieser tagelangen Fehlersuche und Probiererei kaputtgegangen ist, falls es das nicht von Anfang an schon war. Na toll.. Also erstmal einen anderen Adapter besorgen. Ich werde berichten. Eure Hilfe war jedenfalls super. Danke dafür! Gruß Joachim

    FPGA, VHDL & Co. ·Joachim M. · ·37 Antworten

  • Thread

    Cyclone-FPGA wird sehr heiß - normal?

    wird genauso heiss, auch der "vererbte" VHDL-Code erhitzt das FPGA-Gemüt. Wir meinen, dass wäre am Anfang nicht so gewesen, da wars eher handwarm ... der letzte Versuch war dann das Config-CPLD zu löschen, dann den Strom zu nehmen, so dass der FPGA "leer" ist. Trotzdem so heiß ... achso, funktionieren

    heiss wird? 3. Woran kann das sonst liegen, dass der so extrem heiss wird? 4. Wo sollten wir anfangen nach dem Fehler zu suchen? Ich betone nochmals, dass die Schaltpläne mehr als unvollständig sind und auf der Unterseite der Platine alles mit ausgemusterten Ethernet-Kabeln gelötet wurde :( Ich

    FPGA, VHDL & Co. ·Alexander I. · ·12 Antworten

  • Thread

    Rumgefragt: Verwendung 'reiner' FPGA's heute (2020)

    wir solche CPU-Kombinationen wegen der Strahlungsempfindlichkeit (noch) nicht einsetzen können. Anfangs durften die Anti-Fuse-FPGAs von Actel/Matsushita (heute Microchip/Microsemi) verplant werden, mittlerweile auch eingeschränkt Flash-Typen oder RAM-konfigurierbare mit Scrubbing-Technik. Restrisiko

    Langfristig) verbaue (Ja, ich weiss, es gibt open source compatible Cores, aber dann kann ich ja von Anfang an schon was offenes nehmen). SoCs wie den Zynq baut man ein, wenn man eh schon eine FPGA lastige Firma ist und entsprechen der Wechsel als kleiner Schritt empfunden wird oder wenn es wirklich kleiner

    FPGA, VHDL & Co. ·Fpgakuechle K. · ·33 Antworten

  • Thread

    7-Segement Anzeige /VHDL

    Ich lese meistens schon gar nicht mehr weiter, wenn im ersten Satz steht, dass der TO ein FPGA-Anfänger ist, dann 5 Zeilen wischi-waschi-Beschreibung des Problems folgen, und dann um Hilfe gebeten wird, möglichst noch mit einer Deadline ("Please post code until tomorrow"). Das nervt genauso wie diese unsägliche Fragerei, bei welcher Firma man als FH-Bachelor ohne Berufserfahrung von Anfang an einen Dienstwagen bekommt und 120k abgreifen kann. Das ist eigentlich schade, ich helfe Anfängern sehr gerne weiter, wenn ich den Eindruck habe, dass sie sich die Grundlagen angeeignet haben,

    FPGA, VHDL & Co. ·Max · ·11 Antworten

  • Thread

    Bildverarbeitung/Auslesen CMOS Sensor

    Paket. Wenns nur zum Lernen ist, würde ich mal mit einem 3x3-Filterkernel oder einem Debayer-Algo anfangen. Da kommt man schon mal ohne RAM aus. Ansonsten die Checkliste: 1) USB-FIFO-Interface 2) Sensor-Ansteuerung i2c (Soft CPU?) 3) PC-seitiges "Frame-grabbing" per USB. Wichtiges Detail: Ohne RAM-Pufferung

    nicht so viele Werte weil ich die eh' nicht alle Darstellen kann. 256 pro Graustufe würden für den Anfang sicher dicke reichen. Wie ist das mit dem RAM gemeint. Extra dafür ins DDR RAM? Oder muss/kann ich mir da etwas aus den Language Templates auf Basis des Block RAMs kopieren? Habe hierzu einmal

    FPGA, VHDL & Co. ·Manuel Ted · ·29 Antworten

  • Thread

    Coole FPGA Projekte

    u.U eine hochgefaehrliche Aussage, denn mit der Wahrscheinlichkeit koennen sie im Prinzip nichts anfangen. Viele Aerzte auch nicht.. Das KNN kann man so vergleichen mit einem Autisten. Fuer eine Diagnose braucht man aber einen Arzt mit Allgemeinwissen. Grundsaetzlich ist die KNN-Architektur auf Autismus

    eine hochgefaehrliche > Aussage, denn mit der Wahrscheinlichkeit koennen sie im Prinzip nichts > anfangen. Viele Aerzte auch nicht.. Solche Systeme geben soweit ich weiß auch keine Ja und Nein Aussagen an den Arzt. Man könnte ein positives oder negatives Ergebnis zwar an ein Schwellenwert verbinden

    FPGA, VHDL & Co. ·FPGAfan · ·75 Antworten

  • Thread

    Ein DSP - aber 2 Multiplikationen. David Copperfield?

    ersten Mal. Fazit: das Paper ist Mist. Und die Zahlen dann ja wohl auch. Womit wir wieder am Anfang wären...

    #5534237: > Fazit: das Paper ist Mist. Und die Zahlen dann ja wohl auch. > Womit wir wieder am Anfang wären... .. wie so Vieles, was aus Indien und vergleichbaren Destinationen kommt. Den Kommentar kann man mal bringen glaube ich. Entweder bauen sie was nach, was es schon gibt, oder sie pfuschen

    FPGA, VHDL & Co. ·Bertram · ·63 Antworten

  • Thread

    Hilfestellung bei Projekt

    Zeilen des process machen!! [vhdl] process(clk) begin [/vhdl] Das ist der übliche Prozess-Anfang... ;-) Die nachfolgenden finde ich für Anfänger interessanter: [vhdl] if rising_edge(clk)then write <= '0'; warning_signal <= '0'; [/vhdl] > Wenn ich das richtig interpretiere

    >Thread bitte löschen!! Wieso denn das? ist doch absolutes Anfänger niveau.

    FPGA, VHDL & Co. ·Michael K. · ·9 Antworten

  • Thread

    Einsatz von 'buffer' seit VHDL-2008

    zu out zu geben. Mir erscheint es auch so. Verwendet habe ich buffer auch fast nie, außer als Anfänger oder zum schnellen Testen. Deshalb frage ich mich, ob 'buffer' inzwischen genau das Gleiche wie 'out' ist.

    mit viel Erfahrung, professionellere Amateure die schon etwas mehr wissen aber keine Profis sind, Anfänger. Und was ist die Aufgabe der Sprache? Soll die Sprache so sein, dass sich selbst der blutigste Anfänger nicht in den Fuß schießen kann? Oder soll die Sprache so sein, dass ein Profi damit möglichst

    FPGA, VHDL & Co. ·Dussel · ·8 Antworten

  • Thread

    FT2232H in FT245 FIFO Mode - kein Burst möglich

    auffallen"! Oder muss ich dann etwa zuerst z.B. schreiben nun will ich lesen, sodass ich den Anfang erkenne? Danke.

    FTDI. > Oder muss ich dann etwa zuerst z.B. schreiben nun will ich lesen, sodass > ich den Anfang erkenne? Genau so.

    FPGA, VHDL & Co. ·Thomas L. · ·24 Antworten

  • Thread

    Vector auffüllen

    gar nichts von der Hardware... Da sieht insgesamt nicht kompliziert aus, da wäre es für einen Anfänger am einfachsten, eine passende State-Machine aufzusetzen, die die einzelnen Zustände abklappert...

    Kommunikationstaktfrequenz entsprechend auslegen. Und da schadet es nichts, wenn die zu Kommunikation zu Anfang noch zu langsam ist, das kann man später optimieren... > deswegen hab ich gedacht ich müsste irgendwie abfragen ob der mir jetzt > ein signal schickt bzw. gibt es eine möglichkeit die zustandsänderungen

    FPGA, VHDL & Co. ·Reiner.H · ·24 Antworten

  • Thread

    Auswahl FPGA-Kit

    Guten Tag allerseits, ich stehe ganz am Anfang mit FPGA. Es stellt sich mir nun die Frage, mit welchem Board ich beginnen soll, zuerst dachte ich an das Board Microsemi(also Microchip Technology) M2S010-MKR-KIT, erfahrungsgemäss hat Microchip alles

    Demobeispiel zum laufen bringt? Funktionieren die > Treiber auf Anhieb? Keine schlechte Idee, aber als Anfänger erstmal Xilinx/Vivado, Intel/Quartus, Laatice/Diamond und Microchip/Libero zu installieren und zu vergleichen halte ich für etwas zu aufwändig. Eher würde ich mir im näheren Umfeld jemanden suchen

    FPGA, VHDL & Co. ·Jochen-paul S. · ·17 Antworten

  • Thread

    Pin Zuweisen ?

    das ziemlich unübersichtlich aus (Bild) oder ist das so korrekt. Ich weiss es nervt aber wenn man Anfänger ist ist das alles für einen nicht so einfach.

    ','. Wenn man so eine Datei in MS-Excel öffnen will gibt es entweder die Möglichkeit, dass am Anfang ein Dialog erscheint, in dem man das einstellen kann oder einen Menupunkt "Import". In dem kann man dann verschiedene Eigenschaften der CSV-Datei beim Einlesen bestimmen. Näheres dazu sagt die Hilfe

    FPGA, VHDL & Co. ·Michael H. · ·17 Antworten

  • Thread

    Bücher zu Testbenches in VHDL

    Verhältnisse, Pulslängen etc. auszumessen. Was es aber gibt, sind Kurse zum Thema. Z. B. diesen (wurde anfang Jahr auch in Deutschland angeboten, aber leider abgesagt wegen zu wenig Teilnehmern): http://synthworks.com/vhdl_testbench_verification.htm

    >Was es aber gibt, sind Kurse zum Thema. Z. B. diesen (wurde anfang Jahr >auch in Deutschland angeboten, aber leider abgesagt wegen zu wenig >Teilnehmern): Jaja, erstens zu teuer und zweitens nichts Neues und drittens wollte der Type auch mal ein Buch schreiben

    FPGA, VHDL & Co. ·Sebastian B. · ·23 Antworten

  • Thread

    ISE 14.x produziert bisweilen seltsame Syntheseergebnisse

    . Ich habe beispielsweise noch eine DDR2 Core drin, indem ich ebend einen DDR2 beschreibe. An Anfang wo ich die Signale nicht einsynchronisiert hatte, hatte ich Bitfehler zwischen meinen Daten. Nun stimmen sie, also gehe davon aus, dass ich auf dem richtigem Weg bin. Cihan

    Leider habe ich das Thema erst jetzt gefunden. Ich hatte Anfang des Jahres auch einen solchen Effekt, dass eine state machine nicht richtig funktionierte und habe versucht, es mitchipscope zu untersuchen. Unerklärlicherweise führte die Schaltung komplett unsinnige

    FPGA, VHDL & Co. ·J. S. · ·23 Antworten

  • Thread

    VIVADO 2017.1

    grundsätzlichen Anfälligkeiten immer dieselben sind. Bei Xilinx programmieren aber offenbar Anfänger und Ungebildete und bauen die einfachsten Fehler ein!

    Antivirenprogramm? Thomas U. schrieb im Beitrag #4985773: > Bei Xilinx programmieren aber offenbar Anfänger und Ungebildete und > bauen die einfachsten Fehler ein! Kennst du die Entwickler oder worauf baust du diese Beleidigungen auf?

    FPGA, VHDL & Co. ·Gustl B. · ·23 Antworten

  • Thread

    Cyclone10CL025*Quartus Register mit Wert belegen zerstört Funktion an anderer Stelle

    aufwändigen FPGA-Projekt. und dies > Ich bin in Sachen FPGA-Programmierung noch ein ziemlicher Anfänger zusammen?

    aufwändigen FPGA-Projekt. > > und dies >> Ich bin in Sachen FPGA-Programmierung noch ein ziemlicher Anfänger > > zusammen? Kann Dir doch am AW vorbeigehn, oder?!

    FPGA, VHDL & Co. ·Andreas R. · ·9 Antworten

  • Thread

    Warum "flickert" die Power LED meines CPLD XC9572XL Xilinx DevBoards?

    Liebe Leute, vorab gesagt - ich bin Anfaenger! Problem-Beschreibung: ich habe 2 dieser CPLD Dev-Boards https://www.openimpulse.com/blog/products-page/product-category/xc9572xl-xilinx-cpld-development-board/ zusammengeschaltet, und

    kennst die Ursache offenbar noch > nicht. Ja, Hoffnung ist das falsche Wort... ich bin halt Anfaenger und habe verschiedene Arbeitshypothesen, die ich versuche durchzuarbeiten. Und mit Eurer Hilfe kann ich einige als wahrscheinlicher oder unwahrscheinlicher bewerten, was sehr hilfreich ist!

    FPGA, VHDL & Co. ·Michael Wessel · ·42 Antworten

  • Thread

    NIOS II SDRAM

    HI, Ich bin noch ein Anfänger und habe Probleme mit dem SDRAM auf dem Cyclone II EP2C35F672C6N. Ich habe folgendes Problem. Ich möchte das SDRAM verwenden. Das habe ich über den SOPC-Builder gemacht. Compilieren etc. funktioniert

    Tja, wie es für Anfänger üblich ist, hast Du die Frage nicht so gestellt, dass dir schnell jemand helfen kann: BAGDA schrieb: > Ich bin noch ein Anfänger und habe Probleme mit dem SDRAM auf dem > Cyclone II EP2C35F672C6N

    FPGA, VHDL & Co. ·BAGDA · ·10 Antworten

  • Thread

    VHDL mit Quartus II Web Edition und MAX II Board von Altera

    dazu möchte ich in VHLD das einstrechende Programm schreiben. Das Problem ist, dass ich ein Anfänger auf dem Gebiet bin. Kann mir jemand Tipps für gute Literaur geben?

    dir sehr dankbar dafür. (In C wäre die Aufgabe kein Problem aber in VHDL bin ich ein blutiger Anfänger deswegen die Fragerei :-) )

    FPGA, VHDL & Co. ·Kurz · ·10 Antworten

  • Thread

    VHDL Anweisung für CLOCK

    teilen. Das ist eine andere >Alternative zum reinen HDL Code eines Zählers. Davon sollte man als Anfänger die Finger lassen. Ausserdem sind dies DCMs oder PLLs nur für WIRKLICH schnelle Sachen sinnvoll, nicht für Gleichstrom im khZ Bereich. MFG Falk

    @ Falk >Davon sollte man als Anfänger die Finger lassen. Ausserdem sind dies >DCMs oder PLLs nur für WIRKLICH schnelle Sachen sinnvoll, nicht für >Gleichstrom im khZ Bereich. Danke für den Hinweis. Gut zu wissen.

    FPGA, VHDL & Co. ·Kurz · ·16 Antworten

  • Thread

    Signal-Initialisierung funktioniert nicht

    Hallo zusammen, ich (VHDL-Anfänger) hab zu Übungszwecken mal versucht, eine Statusmaschine nur mit nebenläufigen Befehlen zu schreiben: ----->8----------------------------------------- architecture Architektur_main of main is

    jetzt auf die harte Tour erfahren, was es bedeutet ein nicht-synchrones Design zu bauen. Für Anfänger gilt: Alles synchron! Dann gibt es auch keine Glitches. Ich für meinen Teil habe Zustandsmaschinen jedenfalls nur mit Takt kennengelernt, wie soll ohne einen Takt auch von einem in den nächsten Takt

    FPGA, VHDL & Co. ·DJ Tobsen · ·21 Antworten

  • Thread

    Integer nach Natural konvertieren

    Fehler allein durch das Zuschalten aller Standardchecks gefunden werden ist reichlich naiv. Gerade Anfängern sollte man beibringen wie man effizient nach Fehlern sucht und das die richtige Auswahl der Testcases /-pattern entscheidend ist. In Zukunft halte Dich bitte mit adhominen postings zurück und

    Eindruck sagt 1% oder weniger. Und dafür 50% der Performance zu opfern ist unprofessionell. Selbst Anfängern vermittelt -range_check nur ein trügerisches Gefühl an Sicherheit. Ergo wenn überhaupt dann sollte man range_check nur Stichprobenhaft einschalten. Gruß, https://ece.uwaterloo.ca/~ece327

    FPGA, VHDL & Co. ·Fritz · ·18 Antworten

  • Thread

    Brainstorming Syntheselaufabhängiges Verhalten

    Gerade für Signale die nur einen Takt aktiv sein sollen finde ich es sehr übersichtlich die am Anfang eines Prozesses definiert auf inaktiv zu setzen und später zu überschreiben wenn nötig. Mir ist aber schon klar dass das kein allgemeiner Konsens ist, deswegen mache ich sowas auch nur in einem

    Timing Analyzer nicht. Passt natürlich für SRAM nicht, aber vielleicht kannst Du ja was damit anfangen.

    FPGA, VHDL & Co. ·Robert P. · ·30 Antworten

  • Thread

    Kann mir jemand helfen und etwas zu meinen Warnungen der ISE 9.2.04i sagen? Bin Ratlos.

    ISE 9.2.0.4i. Hier bekomme ich keine Fehler - aber ein paar Warnungen mit denen ich leider nichts anfangen kann: WARNING:HDLParsers:3607 - Unit work/top_level is now defined in a different file. It was defined in "C:/Xilinx-ISE/Frequenzgenerator04/top_level.vhd", and is now defined in "C:/Frequenzgenerator

    >> if falling_edge(CLK) then >will gut überlegt sein. Ich konnte mir als Anfänger leider nicht anders helfen. Ich versuche das jetzt aber mal umzuschreiben - bin für alle Ideen offen - da ich diesen Ausweg nur gegangen bin weil mir nichts anderes eingefallen ist...

    FPGA, VHDL & Co. ·Alex · ·13 Antworten

  • Thread

    In Gebiet der FPGA einsteigen?

    Entwicklung zu finden. Achja, ich würde an Deiner Stelle erst mal mit einem billigen CPLD anfangen. Das ist einfacher, und wenn Du Blut geleckt hast lassen sich die Erfahrung 1:1 auf FPGA übertragen. Einen CPLD lässt sich auch problemlos in eigene Projekte integrieren. Wenn er erst mal programmiert

    und Programmierung angeht. Kann ich nur zustimmen, Jedoch kann das MachXO2 von Lattice für den Anfang empfehlen, habe ich auch genommen. Auch wenn dieses kein CPLD, sondern ein FPGA ist. (Vermutlich musst du mit dem MachXO3 vergnügen, das MachXO2 ist schon älter)

    FPGA, VHDL & Co. ·Elektrotechnik-Student · ·12 Antworten

  • Thread

    Hilfe bei FPGA,unerklärliche Verzögerung

    auf Board2...ziehe CSN auf High auf Board1...hier wird der Wechsel sofort erkannt...nur immer am Anfang jeder Message tritt die Verzögerung ein. Dadurch verliere ich immer die ersten 5 Bits einer Message. Normal müsste das zweite Board,dass ja viel schneller läuft,sofort erkennen wenn sich der Chip-Select

    oder wie muss man sich das vorstellen? Kannst du da mal eine Skizze malen? > ...nur immer am Anfang jeder Message tritt die Verzögerung ein. Ist da irgendwo ein Optokoppler in der Signalkette?

    FPGA, VHDL & Co. ·Andreas D · ·11 Antworten

  • Thread

    VHDL Newbie - was empfehlt ihr?

    kann man nichts mehr mit anfangen. danke David

    klein gehalten werden. Habe hier ein XC2064 >Board aber ich glaube da kann man nichts mehr mit anfangen. Ist ein uralter IC. Schmeiss weg, lohnt sich keine Sekunde. MFg Falk

    FPGA, VHDL & Co. ·David M. · ·9 Antworten

  • Thread

    FPGA-Einstieg

    deutlich weniger Lattice und Altera User gibt, oder 2. die nicht so gern helfen. Denn eine Altera-Anfänger-Frage bleibt in den Foren gern mal unbeantwortet.

    weniger Lattice und Altera User gibt, oder > 2. die nicht so gern helfen. > Denn eine Altera-Anfänger-Frage bleibt in den Foren gern mal > unbeantwortet. Wahrscheinlich ersteres. Und da Xilinx auch die ersten waren, deren Linux-Version kostenlos war, kenne ich mich jetzt mit Xilinx aus und nicht

    FPGA, VHDL & Co. ·FPGA · ·19 Antworten

  • Thread

    400MHz ADC mit Spartan 6

    klar das geräte in der preisklasse keine "reference designs" sind, aber auch nicht unbedingt von anfängern gebaut.

    das geräte in der preisklasse keine "reference > designs" sind, aber auch nicht unbedingt von anfängern gebaut. Hallo Thomas, lies doch mal Seite 23 und vergleiche das mit der Jitter-Spec von FPGA-Ausgängen. http://www.analog.com/static/imported-files/data_sheets/AD9230.pdf ADCs haben übrigens

    FPGA, VHDL & Co. ·Sebastian · ·19 Antworten

  • Thread

    REST-API-Call mit einem FPGA

    Gegenstelle ziehen, damit zwischen dir und der Gegenstelle weniger Internet liegt. War in den Anfängen auch so ein beliebter Trick bei den High-Frequency Trading Menschen. Mittlerweile haben sie die Kabel zu denen verlängert, damit alle gleich lang sind und es wird regelmässig umgepatched, damit niemand

    Christoph Z. schrieb im Beitrag #6485892: > War in den Anfängen auch so ein beliebter Trick bei den High-Frequency > Trading Menschen. Mittlerweile haben sie die Kabel zu denen verlängert, > damit alle gleich lang sind und es wird regelmässig umgepatched, damit

    FPGA, VHDL & Co. ·Tlaquepaque O. · ·19 Antworten

  • Thread

    STD_LOGIC_VECTOR Änderung erfassen

    den Prozess unnötigerweise mit jedem Wechsel von SIG durch. Sowas zeigt halt jedem: "Obacht, ein Anfänger!" Duke Scarring schrieb im Beitrag #6971943: > Dussel schrieb: >> Hat die Sensitivity-List Auswirkungen auf die Synthese? > Indirekt ja. Die Simulation reagiert drauf und die Hardware nicht.

    grad die 'Design-ecke' auf fallende Flanke ist. > (aber jeder wie er mag) oder als blutiger Anfänger braucht.

    FPGA, VHDL & Co. ·Alaatdin Özdemir · ·25 Antworten

  • Thread

    Elektorangebot

    Anhand eines Buches sondern auch Anhand deines Umfeldes wählen. Aber um VHDL zu lernen brauchst du am Anfang ja nicht gleich eine Hardware. So kannst du von den verschiedenen Herstellern die Entwicklungsumgebungen testen und deine ersten Designs simulieren. Und wenn dir die ein oder andere Entwicklungsumgebung

    Manchmal verschwindet auch der ganze Simulator ohne erkennbaren Grund und man darf nochmal von vorne anfangen. Die Elaboration/Analysis ist dann ziemlich geizig und die Syntax-Fehlermeldungen oft nicht sonderlich hilfreich. Zwar versucht es, nach einem Syntaxfehler trotzdem noch den Rest des Textes zu

    FPGA, VHDL & Co. ·branadic · ·18 Antworten

  • Thread

    Defekte logische Zellen im FPGA/CPLD

    hatte ich mal ein Eval-Kit mit einem Virtex 2 und 40 irgendwas bestellt. Da war ein DCM defekt. Als Anfänger habe ich ewig gebraucht das zu merken und zu beweisen. Der Händler oder Xilinx wollten das erst nicht so recht glauben. Schließlich mußte ich das Board einschicken und nach noch einer Weile wurde

    trotzdem kann es vorkommen das defekte Mikrocontroller / CPLD usw. auftauchen, manchmal sind diese von Anfang an defekt oder sie sterben in der Garantiezeit. Diese Chips werden dann nochmal beim Hersteller geprüft und mit Rückantwort bestaetigt oder nicht bestaetigt mit einem Fehler. Die Qualitaetsabteilungen

    FPGA, VHDL & Co. ·alex · ·18 Antworten

  • Thread

    Geschwindigkeit messen

    VHDL) aber wenn das ein zeitilicher "ablauf" ist und du über ein oszilloskop verfügst, kannst du anfang des prozesses ein portpin auf 'high' setzen und am schluss au 'low'; und dann mit dem oszilloskop messen wie lange der pin auf 'high' ist.

    Timing-Analyse, weil die Durchlaufzeiten nicht von den Signalverläufen abhängen. Man sollte den Anfängern nicht noch auch unnötige Blödsinne beibringen, VHDL ist für manche knifflig genug ...

    FPGA, VHDL & Co. ·Ein Gast · ·15 Antworten

  • Thread

    GHDL-Experimente (asynchrone Simulation per C)

    zwingt, seine Veränderungen/Erweiterungen unter deine Lizenz zu stellen, aber das ist ev. für den Anfang zuviel Arbeit. Bezogen auf Busines-Model basierend auf einem Soft-Core ist das noch knifflig, denke ich. Die meisten Kunden sind für solche Technik einfach noch nicht "ready" oder trauen nur dem

    geschrieben werden, die eine Bildschirmausgabe simuliert. Da gab es auch schon mal einen guten Anfang in einem Thread mit SDL. Wobei ich QT oder gtk bevorzugen würde. Das als Demo würde den Vogel abschießen, Ich hätte noch ein paar andere Sachen, doch als Lernschritt ist eine Zeichenausgabe

    FPGA, VHDL & Co. ·Martin S. · ·33 Antworten

  • Thread

    Einstieg in die FPGA-Welt

    > Nicht immer von sich selbst auf andere schließen. Was war dein erstes Projekt als absoluter Anfänger? Auch ein Grafikcontroller? Meines war es, das zugekaufte Design eines "Profis" zu übernehmen, das "ziemlich stabil" funktionierte (blöd, dass es ein ASIC-Profi war, der auf FPGAs machte). Dabei

    dir dieses LCD-Projekt keine schlimmen neuen Fehler mehr bringt. Aber wenn du gleich mit dem LCD anfängst, dann wird das ein steiniger Weg. Ich würde übrigens behaupten, dass du mit beiden Wegen gleich schnell am Zeil bist, nur kommt beim "Umweg" über das Lauflicht hinterher eine schönere Beschreibung

    FPGA, VHDL & Co. ·Simon Nomis · ·11 Antworten

  • Thread

    USB (Maus, Tastatur) für Nexys 3

    /usb1.shtml Kurz: USB ist ein komplexes aufwändiges Thema (für den Entwickler) und daher für Anfänger definitiv nicht geeignet.

    Auswertung Wenn du das alles gemacht hast, bist du mindestens 1 Jahr älter (eher 2) und garantiert kein Anfänger mehr. Wenn du "nur" eine PS/2 Maus anschließen willst, dann ist das deutlich einfacher. Ich würde an deiner Stelle dann aber mit einer Tastatur anfangen, die muss nicht initialisiert werden: http

    FPGA, VHDL & Co. ·Alex C. · ·7 Antworten

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    Asteroids auf fpgaarcade.com

    www.fpgaarcade.com/ast_main.htm auf ein z.B. XILINX XSpartan3E Eval Board zu migrieren ? Bin blutiger Anfänger und scheitere schon darin den korrekten Baustein einzustellen. Das original File bekomme ich mit der Kommandozeilen Batch datei build_xst.bat übersetzt, versuche den Baustein zu ändern (asteroids_top_xst.ucf

    Asteroids schrieb im Beitrag #2985098: > Bin blutiger Anfänger ... ... mach zwei Schritt auf einmal und fall aufs Maul. Oder wie? Wie wäre es dann, erst mal ganz vorne mit einem Blinklichtlein anzufangen? http://www.lothar-miller.de/s9y/archives/80-Hello-World

    FPGA, VHDL & Co. ·Asteroids · ·6 Antworten