Suchergebnisse für "anfänger"

Debug Hilfe benötigt bei Mixed Language Modul

wird bekomme ich kein reset in die PL hinein. Hattest du dieses Simulationsergebnis schon von anfang an? In meiner Simmulation bleibt der State bei WAITIFFT hängen! So bin ich erstmal auf den Fehler gekommen dass das ausgangssignal der FFT garnicht übernommen wird!

braucht nun Mal einen definierten Startpunkt. > Hattest du dieses Simulationsergebnis schon von anfang an? In meiner > Simmulation bleibt der State bei WAITIFFT hängen! So bin ich erstmal auf > den Fehler gekommen dass das ausgangssignal der FFT garnicht übernommen > wird! Yupp, alles schnell

FPGA, VHDL & Co. ·Alexx ·07.08.2017 10:28 ·10 Antworten

1tes Projekt mit dem Lattice EBR

Funktion" packen, die in beiden Modulen aufgerufen wird! Bin dankbar für richtige Ideen für den Anfang

Projektes zu erstellen, ganz ohne Code. Einfach nur mit Prosa und Skizzen. Nicht das Codieren ist am Anfang wichtig, sondern die Vorstellungskraft bezüglich der Problemstellung.

FPGA, VHDL & Co. ·Jochen ·23.03.2012 11:35 ·14 Antworten

VHDL-Buch, aber welches?

Das mag Leuten gefallen, die sich schon ein bissl in der Materie auskennen. Für mich als totalen Anfängern blieb da aber zu oft die Frage "Aha, und warum ist das jetzt so?" offen. Das Buch von Ashenden ist ausführlicher geschrieben und kann auch später noch als Nachschlagewerk benutzt werden. Es ist sehr gut strukturiert und man hat auch als totaler Anfänger keine Probleme sich einzulesen. Das Buch ist im Amerikanischen Raum sehr verbreitet, hier allerdings eher weniger (hatte ich so den Eindruck, das war sehr schwer zu bekommen). Den Designers Guide

FPGA, VHDL & Co. ·New I. ·05.08.2008 22:00 ·14 Antworten

ILA core Anfangssignale anschauen

ein par Proben von einem Signal aufnehmen. Habe nämlich einen Core bei dem ich eigentlich am Anfang einen Reset machen. Aber erst wenn ich irgendwann asynchron mit einem vio-Core einen Reset mache geht der Core in den richtigen Zustand! Danke sehr :D

Aber auch so fänd ich es interassant zu sehen wie sich das Design am Anfang verhält. Oder macht man sowas eher nicht xD?

FPGA, VHDL & Co. ·sakrosl ·14.05.2022 22:09 ·6 Antworten

Auswahl eines FPGAs

FPGAs "theoretisch" möglich ist, was aber nicht der Aufgabenstellung entsprechen würde, die Du am Anfang formuliert hast. Wieviel zeit hast Du für das Projekt? > Dabei > bin ich halt auf die FPGAs gebracht worden, was mir ganz ehrlich einen > schauer über den Rücken gejagt hat weil ich damit noch

für die Firma arbeiten. Zudem sollte Dir der Betreuer auch genügend Hilfestellung, vor allem am Anfang, bieten.

FPGA, VHDL & Co. ·steve_ld ·13.07.2010 09:37 ·16 Antworten

Problem mit 2 DCM's im XC3s50AN

@ Joern Mit dem DCM hatte ich Anfangs auch Probleme. Versuche folgendes: Den Systemtakt 20MHz an den CLKIN-Eingang vom DCM1 (20MHz->100MHz) und den CLKIN-Eingang vom DCM2 (20MHz->150MHz) an den CLK0-Pin vom DCM1. Den RST-Pin von

@ Falk: Aller Anfang ist schwer !! Hab's gefunden / Problem behoben ! Sind wohl die elementarsten Grundkenntnissen die mir da noch fehlen aber ich bin bemüht. Besten Dank nochmal !

FPGA, VHDL & Co. ·Joern ·02.09.2008 21:00 ·16 Antworten

Wer schreibt mir ein kleines FPGA "Programm" ?

einen optimalen Typ auswählen zu können, die Takterzeugung (auch für den UART), und und und. Als Anfänger kann man da ganz schön auf die Schnauze fallen. Tja: nun stehe ich vor der Entscheidung: fertig kaufen und mit wilder Verdrahtung zusammenstecken, was ich bei 100 MHz schon sehr grenzwertig finde

Mengen produziert und die dann als "mess und testgeraet fuer alles" an Leute verkauft die nix damit anfangen koennen. Der OP sucht aber scheinbar genau das was das RedPitaya eigentlich ist.

FPGA, VHDL & Co. ·Stefan S. ·17.12.2017 14:49 ·21 Antworten

fragen zu fsm, verilog modulen und probleme.

durchgelesen habe hats klick gemacht. also fuer andere anfaenger. immer schoen mit einem zusaetzlichen flip flop ein async signal eintakten. dann klappt das auch immer! und nicht nur meisstens ;) lg :)

ahso... und vielleicht fuer anfaenger noch ein nettes dokument... dort hab ich die info her... unter 5. design issues sind haeufige probleme im design erklaert und loesungsansaetze...

FPGA, VHDL & Co. ·gast1 ·18.03.2010 14:13 ·5 Antworten

Gleichung für GAL

man 5V dran machen ??? Der hat also VCc Kern und VCC I/O Das ist ne soliden Sache für den Anfang. Kanst du die "Mechanilk" machen. Berichte mal.

Konzept nal so grob klar. 17) Mit den Dingern fleigen die ins All. 18) Das ist nur der Grobe Anfang ..... Gruss Holger.

FPGA, VHDL & Co. ·Siegfried Saueressig ·14.02.2007 22:39 ·25 Antworten

Lattice ispMach 4000ZE pico development board

etwas über den internen Oszillator drin. Vielleicht ist ein externer Oszillator aber doch für den Anfang einfacher. Wenn das Design dann mit diesem funktioniert, kann man immer noch versuchen auf den internen zu wechseln. Gruß, Thomas

Thomas T. schrieb im Beitrag #2048373: > Vielleicht ist ein externer Oszillator aber doch für den Anfang > einfacher. Den internen zu nutzen sollte nicht so kompliziert sein: [vhdl] library lattice; use lattice.components.all; I1: OSCTIMER generic map (TIMER_DIV => “1024”) port map ( DYNOSCDIS

FPGA, VHDL & Co. ·Markus ·08.02.2011 14:13 ·17 Antworten

vhdl Fragen zum Code

angehängt. Woran erkennt man, dass es sich dabei um einen Latch handelt? Das ist vielleicht eine Anfänger Frage, aber nur so lernt man dazu :)

das entdeckt, was sich Latency nennt. Ich hatte übrigens den Begriff hier im Thread schon ganz am Anfang mal einfgeführt... Sieh mal, was passiert, wenn du das machst: [vhdl] tb : PROCESS (MemAdress) BEGIN case MemAdress is when "000000" =>CommandList <= x"00000002

FPGA, VHDL & Co. ·Dan ·30.01.2020 10:22 ·30 Antworten

Spartan 6 - Boot File Format SPI Flash

zusätzliche Informationen drin. Im Flash dagegen gibts dann so Sachen wie das Syncword (AA995566) am Anfang usw. Du kannst aber mit PromGen statt dem mcs File gleich ein Bin-File erzeugen lassen. Das ist aber was anderes als das Bit-File. Und das kannst du dann nach belieben auf den Flash schreiben.

Naja, im Bit-File steht noch mehr drin. Im Flash dagegen wieder anderes am Anfang. Worin besteht das Problem, PromGen aufzurufen und ein bin File ausspucken zu lassen?

FPGA, VHDL & Co. ·X- Rocka ·27.07.2011 09:07 ·14 Antworten

MIG mit AXI4 Interfacenauf Spartan 6

finde in den Xilinx Dokumentationen keine hilfreichen Hinweise und weiß gar nicht so genau, wo ich anfangen soll... Den Code habe ich mal mit angehängt, sonstige Infos zum Speicher sind: - FPGA wie oben - Top Level Language des Projekts: Verilog (sonst lässt sich kein AXI4 Interface hinzufügen); Breite

weglässt wird defaultmässig 2.5V-standard verwendet. das passt nicht zusammen. den fehler hatte in anfangs auch als ich mit dem mig gearbeitet hab. desweiteren steht im report das du nur 49 von 77 io nem pin zugewiesen hast. da fehlen 28 (minus die beiden oben erwähnten also 26). wie bereits gesagt

FPGA, VHDL & Co. ·D. S. ·20.06.2013 11:29 ·20 Antworten

FPGA gesucht à la Nexys3, Nexys4;

kann ich die Tutorials dennoch übertragen? Man findet nämlich kaum Anleitungen zum Nexys4. Ich bin Anfänger und bräuchte ein Gerät, zu dem es viel Material gibt. Jetzt stellt sich mir die Frage, ob ich das alte Gerät nehme und viele Tutorials habe oder das neue... Besten Dank!

geschrieben, und da hieß es leider nur, es könne sich um Wochen oder Monate handeln. Irgendwann Anfang des Jahres war auch kein Zeitrahmen nennbar. Vielleicht gehst du denen auch einfach noch einmal auf den Zeiger?! support@digilentinc.com

FPGA, VHDL & Co. ·Tom Nix ·10.04.2014 17:23 ·9 Antworten

Eigene Clock auf Clocktree legen?

bez. Leutz. die das nicht drauf haben, FPGAs machen wollen. Naja irgendwann muss man mit sowas anfangen und sich einarbeiten, dann kennt man die offensichtlichen Lösungen evtl noch nicht. Wenn jeder alles können würde, dann bräuchte man keine Foren mehr.

Hatte ich mir anfangs auch mal überlegt, aber es hat sich herausgestellt, dass ich auch die fallende Flanke des Clock benötige. Daher hatte ich mich gegen den Enable entschieden ;)

FPGA, VHDL & Co. ·S. K. ·16.08.2019 11:06 ·9 Antworten

use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL;

Aufgabe ist es nun das für dich heraus zu ziehen von dem du meinst es nutzen zu wollen. Für den Anfang hilft es z.b. schon mal jede Variante aufzuschreiben, zu simulieren und zu synthetisieren und sich die Unterschiede im RTL-Viewer sowie in der Hardwareauslastung anzusehen. Was man dabei lernt kann

lohnt sich ein Blick allemal, ansonsten reicht es wohl gelegentlich mal drauf zu schauen. Für den Anfang aber lieber einmal zu oft, denn manchmal finden sich auch typische Anfängerfehler (z.b. gated clock) die so schnell aus der Welt geschafft werden können.

FPGA, VHDL & Co. ·erschlagen ·10.12.2009 08:45 ·19 Antworten

Ist das Verhalten so OK?

Prozess aktualisiert? Immer beim nächsten "wait". Und dann die "Ausnahme" zum Verwirren von Anfängern: der Anfang eines Prozesses *mit Sensitivliste* ist ein implizierter "wait on". [vhdl] process (a,b,c) begin : end process; -- entspricht process begin wait on a,b,c;

Lothar M. schrieb im Beitrag #7803790: > Und dann die "Ausnahme" zum Verwirren von Anfängern Exakt! Denn so hatte ich das gelernt, dass die neuen Werte am Ende vom Prozess zugewiesen werden. Klar, mit dem wait macht natürlich Sinn, das habe ich verstanden. Ich hatte irgendwie angenommen

FPGA, VHDL & Co. ·Gustl B. ·06.01.2025 12:05 ·5 Antworten

Spartan-3 Starter Board

Board oder nicht doch ein Xilinx Spartan-3E Starter Kit bzw. 3A kaufen soll -> was ist besser für Anfänger geeignet? Benötige ich zusätzlich noch ein JTAG-Kabel -> kann man ein JTAG zu Paralell Kabel nicht auch selbst "basteln"? lg Unbekannt

Ich als Anfänger hab mir ein Nexys 2 mit 1200K gekauft. Am meisten gefällt mir an dem Board da es mit psram ausgestattet ist. Die 1200K Gates hab ich natürlich noch nicht ausnutzen können. Aber ich hatte Angst

FPGA, VHDL & Co. ·Unbekannt ·27.03.2010 16:09 ·6 Antworten

VHDL Literatur gesucht

Moin, The VHDL Reference von Ulrich Heinkel u.a. ist sehr gut, auch für Anfänge. The Designer's Guide to VHDL von Peter J. Ashenden ist auch sehr gut, allerdings sind da weniger Grundlagen erklärt. Diese Bücher sind aber beide auf Englisch. Gute Deutsche Bücher findet man meiner

Da fällt mir doch gerade noch eins ein (gut für Anfänger, etwas Xilinx-lastig, aber auch schön nah am FPGA): #Titel: Rechnergestützter Entwurf digitaler Schaltungen #Autor: Günter Jorke (www.jorke.de) #Verlag: Fachbuchverlag Leipzig / Carl Hanser

FPGA, VHDL & Co. ·David ·22.03.2007 22:04 ·8 Antworten

Einfache Frage zu variable

War mir bisher noch nicht aufgefallen, da ich Variablen, wenn ich sie denn mal benutze, immer am Anfang explizit durch eine Zuweisung initialisiere. Falls dein Code synthetisiert werden soll, musst du aber ueberpruefen, ob du dir damit nicht ein Latch und kein Flipflop erzeugst.

Was ich immernoch nicht ganz verstehe ist folgendes: Ich weise der Variablen am Anfang (also bim Starten des Prozesses) einen Wert zu (und zwar 0). Das heisst doch das egal welchen Wert die Variable beim verlassen des Prozesses und auch darüber hinaus hat, Sie müsste beim erneuten

FPGA, VHDL & Co. ·Tom ·01.10.2007 11:57 ·8 Antworten

DE0-Nano Board mit Ausgang von externen Sensoren anschließen (optischer Sensor)

Worum sollte man keinen asynchronen Zähler verwenden? Man macht in einem FPGA (zumindest als Anfänger) NICHTS asynchron. Niemals! Sondern man verwendet einen Takt mit 50 oder 100MHz und macht alles synchron zu diesem. Externe Eingänge werden allesamt erst mal einsynchronisiert. Es gibt auch keinen

Worum sollte man keinen asynchronen Zähler verwenden? > Man macht in einem FPGA (zumindest als Anfänger) NICHTS asynchron. > Niemals! Sondern man verwendet einen Takt mit 50 oder 100MHz und macht > alles synchron zu diesem. Externe Eingänge werden allesamt erst mal > einsynchronisiert. Es gibt

FPGA, VHDL & Co. ·Hans Wurst ·31.07.2014 13:51 ·22 Antworten

Fpga-Vhdl

Die Ports(virtuell) sind nicht von Anfang an mit irgendwelchen Pins(Hardware) des FPGA verbunden (falls es das ist, was du gemeint hast). Das musst du in der Entwicklungsumgebung extra machen (bei Altera muss dazu die *.pin-Datei bearbeitet

ist ungleich schwieriger als ein "lineares" Programm für einen Mikrokontroller zu entwickeln. Anfängern kann ich nur Verilog ans Herz legen, VHDL ist mir zu unübersichtlich; aber das ist letztendlich Geschmackssache.

FPGA, VHDL & Co. ·Thorsten ·14.11.2004 14:18 ·13 Antworten

Grenzen der digitalen Pulsweitenmodulation

FEATURES 10 ps Delay Resolution 2.5 ns to 10 ms Full-Scale Range vielleicht kannst mir dem etwas anfangen...

FPGA, VHDL & Co. ·Hamburger ·09.11.2019 17:11 ·76 Antworten

VHDL über RS232

Vielleicht kannst Du ja mit dem angehängten Quartus-Projekt etwas anfangen. Das ist ein ganz einfaches Beispiel, das ich selbst in den Anfängen meiner "VHDL-Karriere" gebastelt habe. Da ist schon einiges von dem drin, was Du brauchen wirst. Das Board, das ich dazu

? Was ist denn daran so schlimm etwas zu teilen? Sein Projekt ist durchaus machbar, auch für Anfänger. Er braucht nur einen UART Empfänger, also ein Schieberegister und dann eine Logik die in Abhängigkeit des empfangenen Bytes irgendetwas macht.

FPGA, VHDL & Co. ·Guntram R. ·20.03.2018 06:45 ·8 Antworten

RS232 bei Xilinx Spartan 3A DSP 1800A

solche Einstellungen wie Baudrate etc? > Muss ich dafür nen Taktteiler machen? Oh, so dicht am Anfang... :-/ Wenn du eine Verbindung über RS232 machen willst, solltest du dir erst mal die Spezifikation der RS232-Schnittstelle ansehen (insbesondere das Timing). Dort siehst du dann, dass du bestimmte

paar Tagen stolzer besitzer eines Spartan-3A DSP 1800A Boards. Ich denke mein Thread könnte dir am Anfang etwas helfen. Weiter unten darin habe ich mal ein paar Einsteiger-Aufgaben gepostet (die ich selbst noch am lösen bin) Unter Punkt 1.3 geht es dabei auch um die RS232 Schnittstelle - davor sollte man

FPGA, VHDL & Co. ·Der A. ·10.02.2009 09:56 ·14 Antworten

Clock Switching

Ausgangstakt. Diese teile in einmal in 50MHz und 400kHz. Es sind also alle Clocks synchron zueinander. Am Anfang (PowerOn und Initialisierung) läuft die FSM mit 400kHz und ab einem Zeitpunkt wird auf 50MHz umgeschalten und bleibt so schnell. Die Frequenzteiler habe ich auch mit Zähler realisiert, allerdings

Ausgangstakt. Diese teile in einmal in 50MHz und 400kHz. Es sind also >alle Clocks synchron zueinander. Am Anfang (PowerOn und Initialisierung) Nicht ganz. Die Phase stimmt nicht. Und JA, das ist für ein FPGA von heute ein wesentlicher Unterschied. >Die Frequenzteiler habe ich auch mit Zähler realisiert,

FPGA, VHDL & Co. ·Johnsn ·04.04.2007 10:30 ·14 Antworten

EIn- und Ausgänge zusammenfassen(VHDL).

Xilinx? Achja bin momentan hier im Thread viel am Fragen stellen weil ich ein perfektes FPGA Anfänger Board suche: http://www.mikrocontroller.net/topic/279780#new Vielen Dank!

sicherer:)) > Achja bin momentan hier im Thread viel am Fragen stellen weil ich ein > perfektes FPGA Anfänger Board suche: > http://www.mikrocontroller.net/topic/279780#new > > Vielen Dank!

FPGA, VHDL & Co. ·GS ·14.12.2012 22:18 ·18 Antworten

Vivado und Chip?

weiß sind Cplds kleiner oder ?? was nimmt man da ?? könnte mir bitte jemand einen für einen Anfänger empfehlen. 1. am liebsten möchte ich ihn mit Vivado von xilinx Programmieren, bin aber auch für andere offen. 2. welchen ISP/JAITAG Programmer werde ich dazu brauchen ?? würde dieser hier

... Also genau so etwas wie auf dem Modul bzw, sogar so ein Modul stellte ich mir vor für den anfang um es mit einem Programmer zu testen. sind die Chips jetzt mit Vivado möglich, und welchen isp Programmer verwendet ihr dazu? zb. bei AVR microcontrollern ist ja ISP MKII programmer so ein einsteiger

FPGA, VHDL & Co. ·Michael H. ·21.06.2017 22:16 ·18 Antworten

Speicherkonzept FPGA/PowerPC - Unklarheiten!

Vielen Dank für die vielen Hinweise. Ich stecke noch am Anfang meiner Arbeit. Ich wollte nur erstmal ein Konzept erstellen, dass ich weiß in welche Richtung ich anfangen kann zu lernen. Ich bin also durchaus noch etwas überfordert, wenn es um die Einzelheiten

FPGA, VHDL & Co. ·Andi ·29.07.2009 09:28 ·18 Antworten

ISE Webpack 13.3 startet nicht mehr

hab mit Ghidra und x64dbg das Problem mal angefangen zu analysieren. Das hängen tritt relativ am Anfang beim Laden einer Dll (libPort_ExecLoader.dll bzw. libPortability.dll). libPortability.dll ist ja ein alter bekannter. Irgendwie scheint er im EntryPoint in einer Windows Dll zu hängnen. Schau ich

FPGA, VHDL & Co. ·egon ·17.01.2023 15:28 ·44 Antworten

Soundkarte für FPGA-Experimente nutzen.

ich diese in ferner Zukunft für komplexe Regelungen einsetzen möchte. Leider bin ich noch ganz am Anfang. Ich dachte mir für den Einstieg wären ein paar einfache Audio-Signalverarbeitungs-Projekte ganz interessant. Nun komme ich bei der Hardware ein wenig ins straucheln, da Audio nicht gerade mein Spezialgebiet

Regelungstechnik, da fällt er eher früher als später in den > Analogmorast. Aber dann würde ich für den Anfang mal einen simplen 12-Bit SPI-ADC und passend dazu einem 12-Bit SPI DAC nehmen. Denn nach einem 16-Bit-Wandler bleibt bei vielen sowieso nicht arg viel mehr übrig...

FPGA, VHDL & Co. ·laborwesen ·26.03.2016 23:29 ·10 Antworten

Dezimalzahl auf 7 Segment Aneige

mit der procedure setDigit im prozess SETDIGITS ist seher unüblich - und bitte bei VHDL nicht anfangen case sensitiv zu denken, VHDL ist case INsensitiv - das Rücksetzen von ctr ist überflüssig, der macht automatisch nen Overflow - hast du dein Programm mal real ausprobiert? Kaum, denn shared Variables

solcher Punkte wie Falk und Jochen auflisten bei Dir drin sein dürften.... Tröste Dich: a) aller Anfang ist schwer und b) Du bist weder der erste, noch wirst Du der letzte sein, der mit der "Hardware-Denke" bei FPGA und & Co so seine Probleme hat. Siehe diverse andere Threads hier (z.B. "Programm für

FPGA, VHDL & Co. ·Zack B. ·19.11.2007 11:26 ·10 Antworten

Implementierung eines Encoder Interface mit FPGA

Simuation zeigt. Das Springen und Wackeln ist danach ein gültiger Vorgang. Das err kommt nur am Anfang ein paar mal, wenn die Signale noch gleiche Werte haben. Das kann real eigentlich nur dann passieren, wenn eine Leitung tot geht. dfIas schrieb im Beitrag #7355369: > Solange du mit einem asynchronen

Simuation zeigt. Das > Springen und Wackeln ist danach ein gültiger Vorgang. Das err kommt nur > am Anfang ein paar mal, wenn die Signale noch gleiche Werte haben. Das > kann real eigentlich nur dann passieren, wenn eine Leitung tot geht. Ach, was schreibst du denn da zusammen?! Ja klar, ist das Prellen

FPGA, VHDL & Co. ·Guirat R. ·24.02.2023 22:09 ·21 Antworten

Arbeiten mit einem FPGA (XC3S1000) über USB (z.B.CY7C68013A

aber auch noch Hardware-Fragen :-) ...ganz bestimmt... Werd nun mal zuerst mit der Hardware anfangen, vielleicht kann mir dann doch noch einer mit Tipps bei der Software helfen. Hätte doch noch eine Frage an dich, für was für einen EEPROM hast du dich entschieden? Da ich den Umfang der Software

Das, an das ich dachte, da sind kernel device treiber dabei, also nichts für Anfänger. Mit libusb-win32 bekommst du so um die 20mbyte hin, ist einfacher als die Cypress SDK. http://libusb-win32.sourceforge.net/ http://volodya-project.sourceforge.net/fx2_programmer.php

FPGA, VHDL & Co. ·Martin Dreher ·12.12.2006 16:50 ·15 Antworten

Syntax Fragen for/case

Beitrag #5240505: > Die machen genau dasselbe wie in C. Uiuiui, sowas einem ofensichtlichen Anfänger zu schreiben, ist gewagt. In C macht eine for-Schleife einen sequenziellen Ablauf. In VHDL ist eine for-Schleife eine etwas bequemere und evtl. übersichtlichere Art, parallel laufende (oder parallel

Christian R. schrieb im Beitrag #5240581: > Uiuiui, sowas einem ofensichtlichen Anfänger zu schreiben, ist gewagt. Erstens erschien mir (wie in der Antwort dann m.E. auch bestätigt wurde) die Frage keineswegs als "Anfänger-Frage" sondern eher in der Richtung, wie sich VHDL-Sprachkonstrukte

FPGA, VHDL & Co. ·Mor Fel ·12.12.2017 14:01 ·11 Antworten

(VHDL) schlechtes Design, oder nicht?!

simulation sinnvoll (und auch machbar ist) steht auf einem anderen blatt, und darüber stolpern anfänger gerne (nach dem motto : ich warte 10ns mit "wait for 10ns" und dann mache ich eine division, warum meckert ise/quartus denn dann).

was auf beide Aspekte getrennt eingeht, bzw. die Unterschiede deutlich hervorhebt, damit man als Anfänger nicht solche blöden Fargen stellen muss. . . . Gruß Maik

FPGA, VHDL & Co. ·Maik Ritter ·25.04.2007 08:55 ·16 Antworten

Modelsim als Übungsumgebung für VHDL-Einsteiger?

Euro :-) Modelsim kann sich jeder in der Studentenversion runterladen, das dürfte für einen Anfänger erstmal mehr als ausrechend sein. Gruß

unterliegt nur wieder der 10k Codezeilenregel, aber damit kommt man schon _ziemlich_ weit mit als Anfänger...

FPGA, VHDL & Co. ·Tovaritsch ·22.02.2010 11:42 ·8 Antworten

VHDL Matrix Duo LED´s

Und ich entschuldige mich für meine Unprofessionalität Ausdrucksweise aber ich stehe eben noch am Anfang der microcontroller und fpga Programmierung

FPGA, VHDL & Co. ·Patrick ·22.12.2012 00:53 ·52 Antworten

Was haltet ihr von BeMicro (Altera Cyclone III)

verwendbare LEDs * 80-poliger Leiterplattenstecke Gibt es bei Hitex für 89€. Ist das was für FPGA-Anfänger? http://www.ehitex.de/p_info.php?products_id=411&xID=7240a37b5929d714108ee4980341dc22 http://www.arrownac.com/offers/altera-corporation/bemicro/getting-started.html

Für Anfänger ist diese usb Platine ganz sicher nichts, dafür ist einfach viel zu wenig drauf. Außer mit dem rechner sprechen oder irgentwas per io anlöten wird da wohl nichts passieren...nichtmal speicher ist

FPGA, VHDL & Co. ·BeMicro ·15.10.2009 20:06 ·6 Antworten

Verständnisproblem Multiplizierer mit Vorzeichen

Multiplikand bezeichnet), im Artikel auf dsprelated.com hingegen b > (der Multiplikand). Ja, da bin ich anfangs auch drüber gestolpert :) Dann würde ich die Operanden aus dem Wiki-Artikel vorschlagen. >>>> 1) der vorzeichenlose Multiplizierer setzt den Multiplikant auf Null, >>>> wenn das entsprechende

changed back.[/code] Dort ist ja das 2er-Komplement schon gebildet. Den letzten Punkt habe ich anfangs so gelesen, dass nochmal eine eins addiert werden muss. Wenn das nicht der Fall ist, dann ist das etwas unglücklich, dass es in einem separaten Punkt steht. Grüße

FPGA, VHDL & Co. ·Ralf ·26.10.2021 16:24 ·20 Antworten

VHDL: 4-Bit Register aus D-FFs und Multiplexern

ich allerdings nur sehr simple Schaltungen umgesetzt und weiß nicht so recht wo und wie ich genau anfangen soll. Bis lang habe ich Folgendes implementiert: [vhdl] library ieee; use ieee.std_logic_1164.all; entity D_RIPPLE_REG is generic (P_DELAY: time := 8 ns; SETUP : time := 2 ns;

musste das selber erst lösen. Eigentlich eine schöne Aufgabe, aber das mit den Timings finde ich für Anfänger doch ziemlich hart. Hinweise: Das mit dem Timing kannst du erstmal komplett ignorieren, das funktioniert auch so. Danach wenn du das Timing beachten willst, dann helfen dir: a <= b after TIME

FPGA, VHDL & Co. ·Henrik L. ·08.02.2021 14:31 ·20 Antworten

Einige Fragen zu VHDL

und jetzt habe ich von einem freund doch ein Skriputum bekommen. Da ich wirklich ein absouluter Anfänger bin sind mir da ein paar Fagen aufgefallen. ENTITY and2 IS PORT ( in1,in2: IN bit; nd_out: OUT bit); END and2; ARCHITECTURE number_one OF and2 IS BEGIN and_out<=in1 AND in2

VHDL (das ist nicht nicht böse gemeint), deshalb könntest du mit irgendwelchen Antworten nichts anfangen. Bestenfalls würden dann neue Fragen auftauchen...

FPGA, VHDL & Co. ·Mathias Slawitschek ·06.06.2011 16:48 ·9 Antworten

CPLD + CAN

Coolrunner sind mir zu buggie." kannst Du dazu näheres sagen ? Wir setzen die Coolrunner von Anfang an (Philips) ein und hatten bisher keinerlei Probleme. Nur der Übergang von 5V auf 3,3V erforderte eine Layoutänderung (zusätzlicher Spannungsregler). Sieht ganz lustig aus auf dem Oszi, der

auch kompatible zum Coolrunner der PZ5xxx Familie (Die alte 5V Familie) ist bzw war. Ich hab am Anfang nach dem Xilinx die 5V Coolrunner abgekündigt hatte erst auf den MAX7000S gesetzt, der war dann aber zu teuer. Und wir sind auf den ATF15xxAS umgestiegen. Das ganze war am Anfang mit Atmel auch ein

FPGA, VHDL & Co. ·Falk S. ·05.12.2004 22:23 ·9 Antworten

verschiedene Teile von std_Ulogic_vector aus mehreren Processen zuweisen

<= 'X'; QBar <= 'X'; end case; end process; [/vhdl] Da könnte mancher Anfänger auf die Idee kommen, sowas liesse sich in Hardware abbilden :-o

simulationszwecke* nicht unbedingt Richtig, aber ich zitiere mich selber: >> Da könnte mancher Anfänger auf die Idee kommen, sowas liesse sich in >> *Hardware* abbilden Viele meinen, alles was VHDL kann, kann auch ein FPGA. Und schreiben dann hin (weil es mehr oder weniger so in jedem Buch steht

FPGA, VHDL & Co. ·Erik ·26.04.2009 18:16 ·42 Antworten

HMCAD1511 Interface

Verschiebungen reagiert. Quasi sofort und nicht erst mehrere > empfangene Worte später. Wenn die Fehler anfangen sich dynamisch einzustellen, sodass du ständig korrigieren musst, hast du eh schon verloren

ein und den selben Tap Wert erneut lade sieht das Signal wieder anders aus. So kann ich schlecht Anfang und Ende bestimmen. In der Simulation funktioniert das mit dem LD Pin wunderbar. Tobias B. schrieb im Beitrag #6375442: > Generell ist es jedoch zu empfehlen bei jedem Start eine automatische

FPGA, VHDL & Co. ·Gustl B. ·20.08.2020 19:11 ·42 Antworten

Einbinden von DDR RAM in EDK-Projekt

musste feststellen, dass weder der schlechte Durchsatz noch die Instabilitäten von mir kamen. Am Anfang sucht man den Schuldigen ja meist bei sich selbst. Wenn man sich aber den VHDL-Code anschaut, ist es kein Wunder. Da waren wohl 15jährige Inder am Werk, die zwar ein VHDL-Lehrbuch verschluckt haben

Ich "darf" immer nur die Peripheral-Cores schreiben. Das ist schon Krampf genug. Gerade für Anfänger ist ISE und EDK wirklich grottig. Da gibts so viele Fallstricke und halb ausgegorene Sachen, gruselig.

FPGA, VHDL & Co. ·Andreas N. ·25.07.2009 21:51 ·10 Antworten

FPGA zum Einstieg (Spartan? Eigenes Board?)

jetzt lieber etwas VHDL-Code. Übrigens: Ich würde jetzt nicht unbedingt mehr mit Spartan3(E) anfangen, bald kommt ja wohl der Spartan6.

das ding ueber mini-usb an rechner anzuschliessen (das kabel is auch dabei). also insgesamt zum anfang ne gute sache finde ich.

FPGA, VHDL & Co. ·Blanvolet ·22.03.2010 14:17 ·14 Antworten

Design von Statmachines

nur den Zustand in der sensitivity und ist damit klar als reine Logik zu identifizieren. Gerade am Anfang ist diese Trennung IMO sinnvoll, weil man gezwungen wird, sich das ganze als Hardware vorzustellen. >Hmmm. Die können durchaus mal nen Fallstrick bereithalten, z.B. langsam sein oder mit nicht

ich aber nicht. >sensitivity und ist damit klar als reine Logik zu identifizieren. Gerade >am Anfang ist diese Trennung IMO sinnvoll, weil man gezwungen wird, sich >das ganze als Hardware vorzustellen. ??? Wieso bewirkt dir Trennung eine schärfere Hardwaredenkweise. >Die können durchaus mal

FPGA, VHDL & Co. ·Philip Kirchhoff ·21.12.2007 19:44 ·14 Antworten

VHDL Sync. schreiben. async. lesen

prinzipiell genauso. In Prozessen mit komb. Logik initialisiert man alle Variablen ja bestenfalls am Anfang des Prozesses. Wenn man das hier machen würde, wäre die Variable damit async. und sync. beschrieben (ebenso wenn man sie bei async. Reset initialisieren würde) und damit wäre das async. Lesen ja nicht

, wobei die Letztere schnell unübersichtlich wird. Dieser Schematic-View ist m.E. gerade für Anfänger recht hilfreich. Leider gibt es bei Xilinx da ab und zu Aussetzer. Die Altera-Software hat auch so eine Funktion. Bei Lattice habe ich sie noch nicht gefunden und zu Microsemi kann ich nix sagen.

FPGA, VHDL & Co. ·Daniel R. ·01.08.2014 19:36 ·19 Antworten

Problem mit IDDR2 und Schieberegister

Q1 gehen jeweils auf zwei getrennte Schieberegister. Aber hier übernimmt das SR statt der '1' am Anfang eine '0' und dadurch stimmt die Ausgabe nicht mehr. Ich habe nun testweise den Datenzweig der fallenden Flanke deaktiviert und will wie zuvor auch nur die Daten der steigenden Flanke auslesen. Diese

bewirken etwas. Wenn ich erneut "do {tb_TOPFILE_DCM_DELAY.fdo}" eingebe, wie von ISE ganz am Anfang einer jeden Simulation, wird scheinbar alles wieder zurückgesetzt und die einstellungen von vsim -t gehen wieder verloren. Zumindest unterscheidet sich das Simulationsergebniss nicht von dem davor.

FPGA, VHDL & Co. ·Andi ·05.11.2009 08:59 ·22 Antworten