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Timing FT2232H
von einer Setuptime von 7 ns angeben kann, im übernächsten Takt das Signal des FFs aber schon von Anfang an zur Verfügung steht. Man könnte also die 11 ns für das WR Signal einhalten. Vielleicht habe ich aber auch nicht genügend drüber nachgedacht. Am Wochenende werde ich mal versuchen das ganze umzusetzen
sicherlich auch umgesetzt. Das Problem kann ich nicht bestätigen. Wenn der 64k Puffer gefüllt ist kann anfangs noch rein geschrieben werden. Allerdings kann ich dann in der Software auch mehr als 64k auslesen. Ob die Daten noch stimmen habe ich noch nicht exakt kontrolliert, auf den ersten Blick sieht es aber
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Wie berechne ich Timings bei einem CPLD?
Block Details": Signale, die Du nicht selbst definiert hast und mit BUF_ gefolgt vom Signalnamen anfangen, weisen auf eine "Zwischenstation" hin, weil z.B. die Produktterme am Signal nicht ausgereicht haben. Das heisst, an dieser Stelle gibt es eine zusätzliche Verzögerung. Weiter unten gibt es dann
da zu tief in VHDL verheddert und nix laeuft sollte man vieleicht mit der schematischen Eingabe anfangen und die Schaltung auch simulieren. Ohne Simulation ist eh nichts. Die eingebauten Analysewerkzeuge rechnen auch alle Timings aller moeglichen Pfade durch. Die Software ist einfacher geworden, aber
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schematics or not schematics - that is the question!
aufzuheben, als ein proprietäres Schematic-File, mit dem u. U. in ein paar Jahren niemand mehr etwas anfangen kann. Wenn man beim VHDL-Design noch die gängigen Regeln beachtet (z. B. "nur eine Clock für das System" etc.; so etwas kann man sinnvollerweise als unternehmensweite Entwicklungsregeln festlegen)
gut) - Versionsverwaltung einsetzen - Testbenches schreiben und auch pflegen, d.h. nicht nur am Anfang der Entwicklung und irgendwann passen die Entities nicht mehr - Simulationsergebnisse dokumentieren, zB. Screenshot - graphische Aufbereitung mittels HDL Designer - Designregeln beachten (nur 1
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Funktionsblock mit einem Takt verzögert ansprechen
Schieberegister. Nun möchte ich erreichen, dass die Schieberegister erst mit dem zweiten Takt anfangen zu arbeiten, nämlich genau dann, wenn verlässliche Daten am Ausgang des IDDR2 anliegen. Dabei ist es nicht nötig, dass die Schieberegister jeweils einen Takt länger warten, sondern nur der erste
einzuarbeiten. Ich habe die Sache mit der Taktverzögerung im SR jetzt so gelöst. Ich habe ganz am Anfang oder nach dem Reset einen Counterwert 4, der rückwärts zählt. Ist 0 erreicht, wird er aber nur auf 3 zurückgesetzt. Damit ist der erste Durchlauf einen Takt länger. Ein Steuersignal, welches mir
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Ram - Core Generator - k(aum)eine Verbindung
Hallo zusammen, ich bin blutiger Anfänger, daher bitte Gnade, falls ich auf eine der üblichen Tretminen gelaufen bin ;-) Ich habe nach bestem Wissen und Gewissen gesucht, gegoogelt und gelesen, aber ich weiß nicht mehr weiter. Ich
einen Tipp? Ich habe mit dem neuen RTL-Schematics von ISE12 auch meine liebe Not. Warum soll ich am Anfang auswählen, welche Signale ich sehen will? Es dürfte doch klar sein, das hier die Defaulteinstellung "Alle" sein muß. Und wenn es dann unübersichtlich wird, kann ich ja das eine oder andere weglassen
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vector mit 0 initalisieren
Simulation) einen potentiellen Konflikt gemeldet bekommst. Bis die Jungs vom Physical Design ueberhaupt anfangen dauert, und wenn du dann wegen sowas deine komplette Logic ueberdenken/-arbeiten musst dann geht da was ganz gewaltig schief... Also nicht nur an FPGA denken, sondern auch an 'was Groesseres...
wird. Erklaerung dazu: Die Jungs und Maedels von PD (physical design) koennen gar nicht frueher anfangen, da z.B. Macros wie RAMs, CAMs, irgendwelche Logic-Macros parallel zum Design entwickelt werden. D.h. da gibt es halt lange Zeit nix fertiges was man synthetisieren kann. Beim FPGA ist das easy, der
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Constant Deklaration
mit den Datentypen in VHDL? Blöderweise kann man mit dem obigen Codeschnipsel so gar nichts anfangen. Ich empfehle noch immmer, was ich schon empfohlen hatte: >>> Dann poste doch einfach mal deinen ganzen VHDL Code >>> (als Anhang mit *.vhdl Dateiendung). Es reicht /natürlich/ die eine Datei,
kommt der hier: > 16khz: process (i32khz) > Syntax error near "16". Naja, da darf keine Zahl am Anfang des Bezeichners kommen. Ein heisser Tipp: du kannst die Labels am Prozess auch weglassen... ;-) Wie auch immer: hättest du den Code gleich angehängt, hätte es nicht so lang gedauert...
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latch bei synthese mit bedingter zuweisung
FlipFlop sein. Ein Latch ist immer zu vermeiden. Um ein FF zu beschreiben bedarf es (für den Anfänger) immer ein Prozess mit einem Takt. Dein folgender Ansatz [vhdl] process(flag) begin if rising_edge(flag) then takt <= not takt; end if; end process; [/vhdl] ist daher
Ich wollte erst mal nur ein Problemchen beleuchten um das Verständnis dafür zu wecken. Für Anfänger: Es gibt nur genau 1 Takt im Design. Alles andere läuft über Enable. Für Fortgeschrittene und Profis: Es gibt auch nur 1 Takt. Ausnahmen bestätigen die Regel. Taktübergänge sind immer kritisch.
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Basys2 100K als Einstiegsboard.
festgelegt.Bei Altera liest man dass die Software umfangreicher/besser wäre aber merke ich das als Anfänger? Ich habe auch schon viel gesucht nur fällt mir der Vergleich schwer. Brauche was für den Einstieg. Gruß Oliver
dich werfen, im CPLD fängst du beim Vorteiler schon an zu sparen... Meine Erfahrung: nimm am Anfang ein Board mit wenig drauf. Denn /Alles/, was auf dem Board drauf ist, muss angeschaut und bei Nichtverwendung deaktiviert werden.
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resolution function für string
ein VHDL typ ist... Was willst du denn extern (also ausserhalb deiner Entity) mit diesem String anfangen? Ein grosser Fehler den Anfaenger sehr hauefig machen ist das ganze als Programm und nicht als Hardware zu sehen. Du schreibst hier kein Programm das sequentiel von einem Kontroller durchgearbeitet
Du beschreibst die Struktur einer "Platine"! Man sollte eigentlich immer mit einer Zeichnung anfangen, wie das ganze als Hardware aussehen soll - und zwar am Anfang mit einzelnen Registern und Gattern, so als ob du die Schaltung auf einer Platine mit einzelnen ICs zusammen loeten wuerdest. Dann kann
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Vektorinhalt variabel zuweisen
Hallo, ich bin noch Anfänger in VHDL und habe folgendes Problem: Ich habe zwei Eingangsvektoren, der eine stellt die Daten dar (8 Bit) und der andere gibt einen möglichen Offset an(4 Bit). Ich möchte mit Hilfe des Offsets
zugewiesen werden. Das ist erstmal ein "Verschieben". Damit würde ich mit einem Schieberegister anfangen... [vhdl] std_logic_vector Vin(7 downto 0); std_logic_vector Offset(3 downto 0); std_logic_vector Vout(15 downto 0); process (Vin, Offset) variable sr: std_logic_vector(15 downto 0); variable
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logik zeitschaltung wer kann helfen
dieser zeit der schalter wieder betätigt wird, soll die lampe ausgehen. im anhang sind meine "Anfänge" als bild
gleichzeitig wird der negierte ausgang Q\ von 1 auf 0 geändert. 5.)der zähler hat jetzt kein reset mehr am anfang, sprich er beginnt bei jedem wechsel der 2hz leitung von 0 auf 1 einen höher zu zählen. 6.)wenn am ausgang das signal 1100 ist bedeutet das 12, durch das und setzen wir den rücksetz eingang vom 4027
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Installation ISE auf Linux
Windows-setup.exe unter Linux auszuführen? Entweder bist du ein Troll, oder wirklich ein blutiger Anfänger. Dann wiederum stellt sich die Frage, warum ausgerechnet DAS unter Linux sein muss. Falls du zweiteres bist: Von ISE gibts AFAIK ne Linux Version. Die nehmen, bitte. Wenn du aus unerfindlichen
chmod +x setup.sh (oder wie auch immer die datei heißt, funktioniert allerdings nur, wenn ganz am Anfang der Datei der shabang(?) #! zu finden ist) oder auch einfach: sh setup.sh
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FPGA Größe ausreichend für komplexen FM Synthesizer
Erfahrung damit Dann ist ein IIR-Filter (dazu gehört auch der Butterworth) nicht das, womit du anfangen solltest. Ich habe sowieso den Eindruck, dass du ein analoges Design einfach digital nach bilden willst. Jede Domäne (analog oder digital) hat ihre Vorteile, rekursive oder IIR-Filter sind nicht
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teure FPGAs - welche Verwendung?
Hallo, ... um auf den Anfang wieder zurück zukommen ... Ebay-Artikel Nr. 130846967090 nur mal angenommen, man kann einen Bitminer daraus bauen, was kämen da schätzungsweise als maximale Mega Hashes/Sekunde raus?? Wird
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Sequenz ausgeben
Hallo, ich bin so ein absoluter Anfänger und möchte einfach ein kleines LED-Blinkytoy aufbauen. Wie kann ich in VHDL die Sequenz "001" "010" "100" und wieder von vorne, also ein einfaches Lauflicht mit 3 LED's ausgeben? Ich habe
ein FPGA sehr flott ist, wird er jede Flanke des prellens sehen. >ich bin so ein absoluter Anfänger und möchte einfach ein kleines >LED-Blinkytoy aufbauen. mein BuchTip: VHDL Synthese
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AHDL Projekt
soll in AHDL einen PID Regler basteln! jetzt hab ich aber ganz un gar keine Ahnung wie ich das anfangen soll! Könnt ihr mir da mal ein paar Tips geben wie und wo ich anfangen soll! Vielen Dank!
Lese dich zuerst in die Thematik PID Regler ein, da gibts genug Sites im WWW, zum Anfangen ist "PID Without a PhD" noch gut. http://www.embedded.com/2000/0010/0010feat3.htm Die Implementation eines PID Reglers, in egal welcher Sprache, ist peanuts. Wenn du noch keine Ahnung von
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Spartan 3: Warnung Gated clock
Hallo zusammen, ich bin in VHDL leider noch ein blutiger Anfänger. Deshalb bräuchte ich mal wieder eure Hilfe. Ich verwende das Spartan 3 Starter Kit (Xilinx) mit dem FPGA XC3S200. Auf dem Board ist ein 50 MHz Quarz verbaut, den ich gerne auch nutzen und runterteilen
rückwärts bis LED0 an ist...diese blinkt einmal und es läuft wieder vorwärts usw... Da ich auch Anfänger bin, und das auch eines meiner ersten "Projekte" war, ist der Code wahrscheinlich anfängertypisch (wenn nicht, dann wäre ich auch nicht böse.... im Gegenteil). Aber wenn jemand mal ein wenig Zeit
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Umfrage FPGA-Eval-boards
verstanden, warum jemand überhaupt so teure Boards nimmt. Weil es Leute gibt, die gerne etwas mit FPGAs anfangen und nicht nur rumbasteln. Dazu muss es ein grosser Chip sein. Und wie lange soll ich denn an einem solchen Board sitzen, bis der DDR-Controller läuft? Bis der Ethernet-Phy funkt? Bis der USB COntroller
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Led Matrix - Verbesserung/Tip/Rat zu Design
Nun voll Tatendrang zu Hause angekommen und grandios gescheitert. Ich rudere GANZ weit an den Anfang denn folgendes wird durch ein "parse error, unexpected IDENTIFIER, expecting SEMICOLON" quittiert. Ich komme einer Überarbeitung meines codes also nicht wirklich näher. [vhdl] library IEEE;
meine Hausaufgaben erledigt habe, überlege ich dann ob ich das Ergebnis poste. Hilft sicher anderen Anfängern auch weiter. Und hoffentlich wäre das dann cniht mein 4. post in Folge
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ADC IP für AD7961 funktioniert nach synthese nicht
Man hat also von diesen 200 ns die 160 ns Zeit für die 18 oder 16 Pulse. Wann man nach CNV damit anfangen darf ist nicht spezifiziert. Sondern es steht da wann das MSB (das als erstes herausgetaktet wird) spätestens verfügbar ist - und zwar nach t_MSB = 200 ns. Man könnte also mit den 18 oder 16 Taktpulse auch schon während CNV high ist anfangen. Laut Datenblattzeichnung überlappt auch t_Acquisition mit dem Auslesen, da muss man also keine Ruhe einhalten auf den digitalen Leitungen. Wenn das so stimmt, dann kann man auch einen deutlich
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arduino Platine mit microCore und 100baseT
gesetzt hat. Und es ist meine Konvention, dass Konstanten der Klarheit halber in der Regel mit # anfangen, das in diesem Falle nicht Hash sondern Number ausgesprochen wird. #ss legt also lediglich eine Bitmaske auf den Stack. Ctrl-reg ist die Adresse des Controlregisters, mit dem einzelne Bits/Pins gesetzt
Industrie ohne Haftungsbeschraenkung beisst sich nun mal arg. Interessanterweise habe ich dafuer auch anfangs die Papilio-Dinger eingesetzt, dann wurde aufgrund der Netzwerk-Anforderungen und in 'industrietauglich' was eigenes gemacht um PLCs aus den 90ern mit verbesserter Safety zu 'emulieren'. Kann ich
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Cant resolve multiple constant drivers
dem Altera DE1-SOC Board implementieren. Um uns das Leben einfacher zu machen, da wir absolute anfänger sind, haben wir den Verilog IP-Core (OpenCores can_top.v) benutzt. Um das Interface zu vereinfachen haben wir die can_controller.vhd geschrieben. Allerdings bekommen wir den im Betreff erwähnten Fehler
TwoBit schrieb im Beitrag #4419612: > da wir absolute anfänger sind, Ja, das sieht man. Und diese Multisource-Fehler sind nur die oberste Spitze des Eisbergs... Euch muss erst mal klar sein, dass /alle/ Zustände der FSM gleichzeitig im FPGA existieren. Es
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Eistieg in FPGA-Welt
Xilinx Programme lief, wenn ich die WinXP Visual-Themes aktiviert hatte. Warum auch immer. Zum Anfang ist es auch angebracht sich nicht so was großen vor zu nehmen. Mache z.B einfach erstmal ein simples Design in dem einfach nur eine LED blinkt. Dann als weiteren Schritt kannst du ja z.B ein Lauflicht
kleine Beispielen, als eine streng formale Sprachbeschreibung. Aber das ist zum Lernen (für den Anfang) gar nicht schlecht. Die neue Ausgabe von Reichardt, Schwarz sollte ja im April erscheinen -- kommt wohl aber erst im Ausgust raus.
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Diskreter Multiplizierer in VHDL
machen, und die formulierst du dann in VHDL. Als Einstieg könntest du erst mal mit einem Addierer anfangen. Und lass die Finger von Schleifen und Variablen. Als Anfänger fabrizierst du damit nur Unfug. Diese Konstrukte haben in VHDL eine andere Bedeutung als in Programmiersprachen.
Vancouver schrieb im Beitrag #6778102: > Und lass die Finger von Schleifen und Variablen. Als Anfänger > fabrizierst du damit nur Unfug. Diese Konstrukte haben in VHDL eine > andere Bedeutung als in Programmiersprachen. FULL ACK ... das, was er da oben versucht hat zu formulieren, wäre unsynthetisierbar
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Mit Logiflash Programme für FPGA erstellen. Geht das?
Beiträge liest, der weiß, dass Ich selber ja dafür plädiere, daß man genau mit solchen Schaltungen anfangen sollte, Digitales zu lernen. Ich wundere mich nur darüber, was so alles als "neu" auf den Konferenzen angenommen und publiziert wird. Mitte der 90er hätte man das eher noch als neu einstufen können
so dolle, mein Ich. Schaut euch mal die Jobbörsen an. Die meisten wollen doch da die billigen Anfänger. Und von denen gibt es inzwischen Massen!
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Vorausetzungen in FPGA
hinderlich? Das wird gesagt, und trifft meiner Meinung nach tendentiell zu, weil die meisten VHDL-Anfänger mit Programmierkenntnissen dazu neigen, die Beschreibung einer Hardware als imperatives Programm anzusehen. Das liegt daran, dass die Syntax von VHDL z.B. Pascal oder C sehr ähnlich ist. Die Semantik
Man kann vielleicht noch hinzufügen, dass man als VHDL-Anfänger mit imperativen Erfahrungen letztlich nicht darum herumkommt, ab und zu mal in diese Falle zu tappen. Das wohl schärfste Problem ist, das insbesondere "Verhaltensbeschreibungen" durchaus sinnvoll
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Spartan3E und SUMP.ORG Logic Analyser Probleme bei der Synthetisierung
Vielleicht liegts ja daran? Wo muss ich nachsehen ob so ein Netz existiert? Bin wirklich total der Anfänger was VHDL betrifft...
> Bin wirklich total der Anfänger was VHDL betrifft... Dann solltest Du erstmal kleinere Brötchen backen. Meine Projekte haben typischerweise genau 1 UCF-File.
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Ethernet Datenstrom über mehrere FPGAs durchschleifen
kleinen FPGA"? Es soll ja keine Zentrale Steuerung geben sonder das Entwicklungsboard nur für den Anfang genutzt werden uns später alles ins Modul integriert werden.
(gibts bei OpenCores oder sonst was zu finden). Es ist nicht sooo trivial, besonders für einen Anfänger, Daten über Ethernet zu schicken. Du (oder Dein MAC-Core) muss sich um Konfiguration, Arp-Packete/Antworten kümmern. Aber UDP-Protokoll (damit es einfach ist), ist nicht besonders kompliziert und
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Wie wird ein Package eingelesen?
> dem TO zu helfen. Ausser Beleidigungen und Null-Feedback war aber nix... > Er war am Anfang einfach ueberfoerdert. Auch im Umgang mit dem und im Netz. Und mittlerweile liefert er ja auch. Er lernt und manchmal sind seine Fragen auch fuer die Profis nicht ganz leicht zu beantworten. Wie
die Altera-Toolchain mit Makefiles automatisiert? Bitte mit Beispielen. Ja, auch ich bin FPGA Anfaenger und betreib das in der Freizeit. Die Altera Dokus sind wesentlich laenger als meine Freizeit.... > Vergiss die Trolle... Da koenntest du ja auch gleich das Internet bei > dir abschalten!
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WAIT FOR not supported
ich gerade dabei, mich in diese für mich ungewohnte Denkweise einzuarbeiten. Ich möchte für den Anfang einfach nur ein Programm, mit dem ich ein Led blinken lassen kann. Ich weiß, dass im obigen Beispiel keine Outputs definiert sind, aber das kommt noch. Zur Zeit stehe ich bei (wait for) an. Wenn
in digitaler Schaltungs- technik. Wenn man die nicht hat, sollte man damit beim VHDL- lernen anfangen.
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VHDL Grundlagen Tonerzeugung
nicht, das hat sicherlich schon jemand gemacht. Aber Du kannst ja mal mit den Beispielen hier anfangen und sehen, ob Du's besser hin bekommst.
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Ethernetcontroller - Marvell PHY 88e1111
des logischen Entwurf von digitalen System auseinandergesetzt, würde mich aber trotzdem als Noob/Anfänger bezeichnen. Hardwarebasis meines Projekts ist ein SP601 Xilinx Evaluation KIT wo ein Spartan6 und der PHY integriert sind. Mein Hauptproblem ist, dass es so gut wie keine Informationen über
auf meine gesendeten Daten hinweißt. Außer vom PC gesendete Broadcast- und ARP-Daten-wirrwarr (am Anfang bzw. bei jedem Reset) ist da nichts zu sehen. Da ich mich jetzt seit fast 2,5 Wochen mit dem Projekt befasse, habe ich verschiedenste Konfigurationen (MSB/LSB wechseln der Daten-Pakete)und verschiedenste
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manuelles und automatisches Placement
Die Aussage am Anfang wundert mich halt: > und der FPGA nicht mehr so reagiert wie erwartet. Klingt so, als wüsste Andreas gar nicht, was und warum da sowas passiert. Entweder es gibt Timing-Constraints im ucf,
mehr oder weniger ins kalte Wasser geworfen und habe nun dieses Projekt vor mir, was für einen Anfänger sicher nicht der einfachste Einstieg ist. VHDL wurde im bisher absolvierten Studium eher stiefmütterlich behandelt. Ich freue mich deshalb über jede Kritik und jeden Hinweis zu meinen Gedanken
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Prom für Spartan 3
des IC? Leider finde ich nur Schaltpläne von komplizierten Evaluation Boards, die viele für den Anfang unnötige Bauteile (externes RAM usw.) enthalten. Dann habe ich noch das Problem, dass ich zwar den Spartan 3 bei Reichelt bekomme, nicht aber das Prom von Xilinx (XCF02S). Gibt zur Konfiguration
(Über den Thread "High-Quality PAL-Grafikkarte für µCs" aus der Codesammung, der mich als FPGA-Anfänger übrigens sehr beeindruckt hat.) Leider versteckst Du vieles im Eagle-Format -- einen Rechner mit Eagle hat man aber oft nicht verfügbar (ich z.B. verwende gEDA). Schaltpläne kann man ja auch gut als
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Quartus: Node was determined to be a clock but was found without an associated clock assignment
Prozent so funktioniert. Mein Problem ist das ich weder mit Verilog noch mit VHDL sonderlich viel anfangen kann. Das von Lothar ist ein Modul..ich müßte erst mal lernen wie ich da Pins dran gebastelt bekomme und auch weitere Funktionalität. Ich wollte aber eigentlich an einen Z280 Rechner ein Netzwerkinterface
Prozent so funktioniert. Mein Problem ist das ich weder mit Verilog noch mit VHDL sonderlich viel anfangen kann. Das von Lothar ist ein Modul..ich müßte erst mal lernen wie ich da Pins dran gebastelt bekomme und auch weitere Funktionalität. Ich wollte aber eigentlich an einen Z280 Rechner ein Netzwerkinterface
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VHDL Entprellung-Fehler
Hallo zusammen, ich versuche mich gerade in das FPGA und VHDL Thema einzuarbeiten und bin noch am Anfang. Die Aufgabe lautet im Moment, eine Entprellung so zu entwerfen, dass bei einem Tastendruck ein Zähler hochzählt (10ms) und dann erst den Tastendruck "freigibt". Es gibt in meinem vhdl-code 2 Zähler
Sagen wir mal so: einem Anfänger /schadet/ es nicht, über die Sensitivliste nachzudenken. Im einem synchronen Prozess, in dem nur der CLK eine Rolle spielen darf, ist nicht mal Tipparbeit gespart... Aber das Pro-contra "all" ist
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krumme Frequenzen aus 50Mhz erzeugen
so passt das ja nicht. wenn phi2 auf hi geht, darf der ja erst anfangen zu zählen...
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gal22v10d software
auch kapiert, wie die Logikzelle eines FPGAs funktioniert und können damit später im Leben was anfangen. Volker S. schrieb im Beitrag #5447330: > Wir lassen unsere Studierenden danach sogar noch Verbindungen in der > Matrix mittels Mausklick definieren ;-) Du stellst ihnen dann aber wenigstens
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Flankendetektor - geht das so?
Hallo, es stellt sich nur noch die Frage, was du mit den 3 gewonnenen Signalen anfängst, da theoretisch bedingt durch unterschiedlichen Gatter- und Netzlaufzeiten Spikes auf deinen 3 Ausgängen auftreten könnten. Man muß die Weiterverarbeitung der Signale im Auge behalten, wenn man kombinatorische
schrieb: > Hallo, > > es stellt sich nur noch die Frage, was du mit den 3 gewonnenen Signalen > anfängst, da theoretisch bedingt durch unterschiedlichen Gatter- und > Netzlaufzeiten Spikes auf deinen 3 Ausgängen auftreten könnten. Man muß > die Weiterverarbeitung der Signale im Auge behalten, wenn
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SDRAM-Problem: Precharge funktioniert nicht?
ist ja fast beschämend, mit einem SDR SDRAM so lange zu kämpfen aber de facto war ich absoluter Anfänger, als ich damit begonnen habe und dass ich jetzt auf der HW arbeite ist für mich schon ein Erfolg (und so einfach ist es ja auch nicht, ein Zulieferer der Firma in der ich arbeite kämpft schon seit Wochen mit dem Timing für einen DDR2 SDRAM und der ist kein Anfänger). Ich hab in den letzten Tagen wenig Zeit gefunden, daran zu arbeiten, aber heute hab ich ausprobiert, zu schreiben und dann von einer anderen Adresse zurückzulesen und tatsächlich kam da der
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Active-HDL: wie bekomme ich die Waveform angezeigt
Hätte mir wohl deine Seite zuerst durchlesen sollen, ist aber insgesamt ein bissel viel und für den Anfang etwas "querbeet". ;-) > Wenn du für interne Zähler integer mit passendem Range verwendest, wird > das Ganze wesentlich leserlicher. Ich frage solche Zähler vor dem > Hochzählen auf das Erreichen
> Ich nehme auch eher ungern solche verschachtelten if-Strukturen Das war jetzt auch eher ein Anfang. Um eine etwas sinnvollere Anwendung als den LED-Blinker zu haben (der natürlich trotzdem noch schön im Sekundenrhythmus blinkt, damit man "was sieht" ;-), wollte ich mir mal ein BAS-Signal vornehmen
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Spartan3
Leute, habe heute mein Board bekommen, Xpartan-3 starter-kit, da ich wirklich in Fpga-Welt ein Anfänger bin, weiß ich nicht mit was ich anfangen soll!!! zuerst nur mit VHDL und Modelsim, oder lieber mit dem Board kennenlernen und versuchen zu "testen"?? wie habt ihr angefangen? Gruß
mal das Buch VHDL-Synthese von J.Reichardt/B Schwarz. Denn wenn ich schon mit einem Spartan3 anfangen will, dann muss ich auch in VHDL Programmieren können. Oder wie sieht ihr das ? ------------------- Gruß Frank
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Protokoll Abtasten und Auswerten
kommst du in keinem Fall drumrum, wenn du mit den Protokolldaten etwas in der Systemtaktdomäne anfangen willst.
Taktdomäne des FPGA übertragen. Aber dazu braucht es ein wenig Hirnschmalz und ist definitiv nichts für Anfänger.
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Welche Speicherbausteine nehmen?
VHDL Anfänger schrieb: >>Die Spartan 3AN haben diesen Speicher auf dem Chip > > Super Info, danke. > Da könnte ja ein einfaches System schon fast nur aus einem Chip, dem > Spartan 3AN bestehen? Naja, die
@ Christian R. (supachris) heisst im Klartext: VHDL-Anfänger, bleib bei deinen CPLD's? ;-)
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wofür FPGA??
jetzt etwas penibel klingen, aber ich finde die Wortwahl nicht sehr sinnvoll. Gerade für einen Anfänger sollte der Unterschied zwischen der Programmierung einer CPU und der Entwicklung von digitaler Logik für einen FPGA klar gemacht werden. VHDL ist eine Hardwarebeschreibungssprache, mit der, wie
menschenlesbar ist und den Entwickler dazu zwingt strukturiert und "leserlich " zu schreiben. Anfang der 70er Jahre wurde zum ersten mal über eine solche Hardwarebeschreibungssprache diskutiert. Zum ersten mal wurde VHDL dann 1987 standardisiert und 1993 aktualisiert. 1999 entstand VHDL-AMS, was
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GAL lässt sich nicht schreiben
Also anfangs hatte ich ne Meldung das der die PES nicht lesen konnte. Diest habe ich aber jetzt nicht mehr, weis nicht genau wieso, hab etwas rumgespielt und alles nochmal geprüft und jetzt kommt die meldung nicht
Address = 60 ? 82 Bit , sonst 64 Bit via Strobe. Start at CLOCK auf _LOW ... Das ist erst mal der Anfang für einen MCU Brenner, statt das olle LPT Zeug. Oder mit einem 74573 Latch die ROW-Adresse setzen, via Pin# 11 C HIGH, and Then LOW .. leave LOW. Wie ( ALE bei 8051 MCU LOW Address ) . /OE PIN
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300 MBit/s einfache FPGA -> PC verbindung
Naja, SATA für einen Anfänger... Ich weiß ja nicht. Den Slave Fifo des FX3 anzusteuern dürfte schon komplex genug sein. Sich in die MGTs incl. Protokoll einzuarbeiten ist schon heftig.
abstrahiert so weit, dass man auf dem FPGA nur ein FIFO Interface mit 128 Kanälen sieht. Für den Anfang ist es am einfachsten, wenn man das für ein bereits unterstütztes Board übersetzt und dann die wirklich relevanten Dateien raussucht. https://github.com/makestuff/libfpgalink/wiki/FPGALink
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"OR" Operator für nicht boolesche typen?
von "rot oder grün" bzw. "rosa oder braun" aussehen würde. Und am allerwenigsten, was man damit anfangen könnte... Du erkennst das Dilemma? > Gibt es ein Umweg, wie ich sowas richtig schreiben kann? Ergo ergibt sich aus meinen obigen Überlegungen, dass du die Farben tatsächlich /nicht/ verodern
wahr oder falsch. Aber BLUE? Was soll das sein? wahr oder falsch? Also kann das or nichts damit anfangen. Das ist das Problem des alltäglichen Sprachgebrauchs. Gehe aus der Kneipe, wenn DU=BESOFFEN or PLEITE. Das ist aber Umgangssprache. Es wir implizit angenommen, dass sich PLEITE auch auf dich
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clock signal ausgeben
Hallo, ich habe gerade mit meiner Studienarbeit angefangen, und dabei geht es anfangs auch um eine FPGA-Programmierung. Uns zwar ist das erste Ziel, das Clock-Signal vom FPGA an beliebige Ausgänge des Bords zu legen. Wie ich allgemein Ports für die Signale zuweise ist nicht das Problem
" (LOC=P80) Please correct the constraints accordingly. Vielleicht kannst du was damit anfangen? Gruß Mark