Suchergebnisse für "Postulate"

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66 Treffer für Postulate Suchergebnisse für "Postulate"

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  • Thread

    FPGA dazu geeignet?

    mein Vorschlag: nimm VHDL (dann bekommst du hier am ehesten Hilfe) und such hier im Forum nach "Postulate", dann findest du schon mal die üblichsten Anfängerprobleme... ;-)

    FPGA, VHDL & Co. ·Mehmet K. · ·52 Antworten

  • Thread

    vhdl-richtlinien f. synthese?

    durchaus: http://www.lothar-miller.de/s9y/archives/47-wait-im-Prozess.html Ich habe ein paar Postulate, die das Leben einfacher machen: [pre] Ein Design (insbesondere ein Anfängerdesign) hat genau 1 Takt, der immer auf dieselbe Flanke aktiv ist. Es gibt keinen (und schon gar keinen asynchronen

    FPGA, VHDL & Co. ·Some User · ·19 Antworten

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    ClockDivider nicht synthetisierbar (VHDL/FPGA Anfänger)

    als Anfänger 1 Takt und machst den Rest mit Clock Enables. Ein Tipp: Such mal nach meinen Postulaten hier im Forum... ;-)

    FPGA, VHDL & Co. ·TriHexagon · ·27 Antworten

  • Thread

    Countdown-Zähler mit anschließender Tonausgabe

    #2098649: > Lothar, kannst Du mal bitte Deinen Textbaustein einstellen? Moment, ich suche nach Postulat.... Hier isser: [pre] Ein Design (insbesondere ein Anfängerdesign) hat genau 1 Takt, der immer auf dieselbe Flanke aktiv ist. Es gibt keinen (und schon gleich gar keinen asynchronen oder

    FPGA, VHDL & Co. ·Schwabe · ·12 Antworten

  • Thread

    FPGA-Benutzung als Bastler sinnfrei?

    Miller an einigen inhaltlichen Punkten herummäkelt. Das liegt aber wohl an seinen Dogmen^W äh Postulaten...

    FPGA, VHDL & Co. ·Timmy · ·60 Antworten

  • Thread

    Ein wirklich blöder Fehler, den ich nicht sehe

    paar ganz klassische Anfängerfehler zum "Selber nachmachen" finden will, der sucht einfach nach "Postulate": https://www.mikrocontroller.net/search?query=Postulate&forums%5B%5D=9 Lutz Locus schrieb im Beitrag #7292879: > weil Doppelminus ja grade bei VHDL eine kommentarzeile einleitet .. Dagegen

    FPGA, VHDL & Co. ·Erik · ·167 Antworten

  • Thread

    Fehler durch Signalabgreifen

    Timingverletzungen auftreten können), aber es wird /niemals/ zuverlässig auf Hardware laufen. Mein Postulat: Ein Design (insbesondere ein Anfängerdesign) hat genau 1 Takt, der immer auf dieselbe Flanke aktiv ist. Es gibt keinen (und schon gar keinen asynchronen) Reset. Wenn du das einhältst, dann geht

    FPGA, VHDL & Co. ·Flachmann · ·24 Antworten

  • Thread

    VHDL, DFC77, riesen Problem!

    auf jeden Fall, es ginge nicht). Natürlich geht das. Aber ganz anders. Lies mal dort meine Postulate und meditiere mal, welche du alle verletzt hast: http://www.mikrocontroller.net/topic/197296 voodoopuppe schrieb im Beitrag #2013669: > Wie bekomme ich denn jetzt die Variable "timer_hh" nach

    FPGA, VHDL & Co. ·voodoopuppe · ·19 Antworten

  • Thread

    Frage zu variable counter : std_logic_vector(2 downto 0) := "100";

    und ganz bequem zu erledigen. "Warum nur 1 Takt?" fragst du? Such hier im Forum mal nach meinen Postulaten... ;-)

    FPGA, VHDL & Co. ·Reinhard J. · ·7 Antworten

  • Thread

    Drehgeber (rotary encoder) - VHDL

    Takt, der auf nur 1 Flanke aktiv ist, im Design hast. Such einfach mal hier im Forum nach meinen Postulaten. Die gelten für alle Anfänger... ;-) BTW: warum verwendest du nicht die Funktionen rising_edge() oder falling_edge() für einen Takt?

    FPGA, VHDL & Co. ·Felix O. · ·34 Antworten

  • Thread

    Entwicklung eines RAM mit Interface - Probleme mit der Synthese/Impl.

    einen Takt: > Guter Punkt das hatte ich so nicht betrachtet! Dazu noch ein Wort: such mal nach "Postulate" hier im Forum. Eines davon lautet "nur 1 und der selbe Takt im ganzen Design". Das ist der einfachste Weg zur sicheren Funktion. Insofern ist das mit dem rising_edge(CSn) natürlich nur exemplarisch

    FPGA, VHDL & Co. ·Marcel · ·33 Antworten

  • Thread

    Ganze Zahl in Ziffern zerlegen

    steigenden und gleichzeitig einem fallenden Takt als Eingang. Kurz nochmal ein Verweis auf meine Postulate im http://www.mikrocontroller.net/topic/197296#1934284 > Ich bräuchte einen Zähler der auf die 100 Mhz Clock hört Das ist klar, denn du sollst keinen zweiten Takt im Design haben ;-) > und

    FPGA, VHDL & Co. ·Gustl B. · ·16 Antworten

  • Thread

    Der vhdl-Schnipsel-Anfängerfragen Thread

    : LUTs für die Logik und Flipflops als Speicherelemente. Such mal hier im Forum nach meinen Postulaten. Das Wichtigste daran ist, dass ein Anfängerdesign nur 1 Takt hat und der Rest wie von dir beschrieben mit Clock-Enables gemacht wird.

    FPGA, VHDL & Co. ·J.H. · ·65 Antworten

  • Thread

    Unterschied zwischen cast und convert bei VHDL Datentypen?

    Vorgänger und Nachfolger haben, dann ist damit auch ein Wertebereich abgesteckt. Das widerspricht dem Postulat, daß es genau DAS bei einem Bitvektor (über den wir hier diskutieren) nicht gibt. Bzw. geben darf. Gustl B. schrieb im Beitrag #7043199: > Nein. 0 to 7 ist nicht der Wertebereich. Das ist der

    FPGA, VHDL & Co. ·Bliad B. · ·58 Antworten

  • Thread

    State machine für SPI

    template. Ein Takt ist alles, was auf rising_edge() oder auf 'event reagiert. Und dann gelten meine Postulate: [pre] Ein Design (insbesondere ein Anfängerdesign) hat genau 1 Takt, der immer auf dieselbe Flanke aktiv ist. Es gibt keinen (und schon gar keinen asynchronen) Reset. Externe Signale werden

    FPGA, VHDL & Co. ·Samer Afach · ·26 Antworten

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    Kein Bild bei eigenem VGA

    asynchrones Design im FPGA. Arbeite stattdessen mit Clock-Enables!! Such mal hier im FPGA-Forum nach "Postulate"... > Aber es erscheint nur die Linie und ich verstehe gerade nicht so ganz > warum :( Wie ist color an die Hardware angeschlossen? BTW Dieser sehr ausführliche Bar_on Prozess könnte so

    FPGA, VHDL & Co. ·Kampi · ·123 Antworten