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"Höchstes" Bit finden
vhdl]if ( x(63) = '1') then y <= 63; elsif( x(62) ='1') then y <= 62; ...[/vhdl] Als Anfänger stellt sich mir jetzt die Frage: ist so eine lange Kette in der Realität noch /sinnvoll/? Ich kann mir natürlich denken, dass es von der Taktung und dem FPGA Modell abhängt. Was mich interessiert
Encoder. >if ( x(63) = '1') then > y <= 63; >elsif( x(62) ='1') then > y <= 62; >Als Anfänger stellt sich mir jetzt die Frage: ist so eine lange Kette in >der Realität noch sinnvoll? Nein. Warum fragst du nicht das Bit direkt ab? Lässt sich recht einfach mit ne Schleife hinschreiben. Und
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Anfängerfrage bzgl Variablen und Signalen
AllerAnfang schrieb im Beitrag #2564686: > ich bereite mich gerade auf eine VHDL Klausur vor und zwei Dinge sind > mir überhaupt nicht klar. Na, wenn das die einzigen sind. Aber ich habe den Verdacht, dass
AllerAnfang schrieb im Beitrag #2564686: > 2) Wenn ich einen Prozess erzeuge und in die Sensitivitylist das Signal > A einfüge, dieses Signal dann mitten im Prozess, durch den Prozess > geändert wird, springt
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Spartan 3 starter board mit Digilent USB JTAG Kabel
benutze ISE 9.2. Hat da jemand Erfahrungen sammeln können? Ich denke mal ,dass die selben Probleme anfangs bei den Boards Nexys und Basys etc auftreten, die per USB an den Rechner angeschlossen werden.
unglaublich wie unbrauchbar die Antworten von Experten sein können. In deiner Nachricht stand von Anfang bis Ende genau das was ich wissen wollte. :-) Es läuft... Allerdings habe ich gehofft, dass man für 40 Euro schon gute Kabel bekommt. Ich wusste nicht, in wie fern sich die Kabel unterscheiden und
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State Machine: undefinierter Zustand.
@ Falk Brunner (falk) Naja.. ich bin ein VHDL-Anfänger, und kenne noch nicht alle Probleme und Tricks zum lösen... für mich war bisher die Verwendung von Variablen in meinen State Machines auf jedem Fall übersichtlicher. Wahrscheinlich kommt es auch
dann gehts ganz schnell schief und du sitzt ewig dran einen Fehler zu suchen der sich über deinem (Anfänger-)Wissen bewegt (ist nicht bös gemeint, ich will dir nur klar machen worauf du dich einläßt).
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TTD auf dem Zynq von Xilinx
muss. Ich habe zwar bis zum letzten Jobwechsel mit FPGAs zu tun gehabt, aber als ziemlicher Anfänger alleine. Inzwischen habe ich damit (zum Glück) beruflich nichts mehr zu tun. Das bestand halt zu 90% aus Implementieren und "am Gerät testen" und hat mehr oder weniger schlecht funktioniert. C.
#5531833: > Ich habe zwar bis zum letzten Jobwechsel mit FPGAs zu tun gehabt, aber > als ziemlicher Anfänger alleine. Inzwischen habe ich damit (zum Glück) > beruflich nichts mehr zu tun. Habe das auch vier Jahre lang alleine gemacht mit ähnlicher Frustration. Das war für mich der Auslöser um mir eine
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Hall Sensor in VHDL/FPGA
Wolfgang schrieb im Beitrag #6907597: > elsif (S_1 = '1') then Wie ich gleich zu Anfang schrieb im Beitrag #6893996: >>>> Dann solltest du dich noch zum Thema "Eintakten" bzw. >>>> "Einsynchronisieren" schlau machen, denn sonst wird dein Messwert dann >>>> und wann "spinnen". >
schrieb: >> unnötigerweise ein Signal? > Eine Variable. Aaargh... ich habs korrigiert. Für Anfänger gilt: man benutzt keine Variable, wenn man nicht unbedingt eine *braucht*. -gb- schrieb im Beitrag #6907800: > Eine Variable. Und genau das ist auch das Problem. cnt ist 0 und wird in > dem Takt
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LVDS VHDL Beispielcode
Hallo, ich bin erst neu in der FPGA Programmierung. Ich nutze für den Anfang ein Cyclone 10 LP und programmiere in VHDL mit der Quartus Software. Nun möchte ich Daten via LVDS senden und empfangen. Ich habe diverse Datenblätter auf der intel Seite gefunden, wie ich dies
um? Gibt es Beispielcode, den ich mir anschauen und auf meine Bedürfnisse anpasssen kann? Für den Anfang möchte ich 2 FPGAs mit LVDS Leitungen verbinden und Daten austauschen. Ich habe noch keine speziellen "Bedürfnisse" an Geschwindigkeit etc. Ersteinmal nur Daten austauschen, als Test. Aber ich finde
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VHDL: Zufallswerte für die Initialisierung erzeugen
in digitaler Logik wie FPGA als deterministisches System ist gerade, das es sowas wie "zufällige Anfangs-Speicherwerte *nicht* gibt, respektive bei PowerUp eine systemweite *Initialisierung* durchzuführen ist. Das ist eben der Reset, den man entweder explizit im FPGA als POR (PowerOn Reset) definiert
digitaler Logik wie FPGA als > deterministisches System ist gerade, das es sowas wie "zufällige > Anfangs-Speicherwerte nicht gibt, respektive bei PowerUp eine > systemweite Initialisierung durchzuführen ist. Richtig. Deshalb schrieb ich: Florian schrieb im Beitrag #7898379: > In VHDL sollen für die
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Fitterproblem
Hm.. ich kann damit nicht viel anfangen. Hab schon den Code mal testweise vereinfacht..aber festgesellt, das die intern erzeugten Veknüpfungen doch wieder gleich sind. Konkret die Frage... Wie passe ich die Logik an die Ressourcen des
all die Unterstützung. Ich hoffe ich kann auch mal was zurück geben. Gruß Ralph PS: Nicht das anfangen wird belohnt...sondern das DURCHHALTEN!
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XILINX Development Board Bausatz CX95144
Das ist halt kein FPGA sondern ein CPLD. Aber als unerfahrener Anfänger ist es denke ich schon zu gebrauchen. Im Trenzshop gibt es günstige FPGA-Boards die auch direkt auf Lochraster passen... (Das soll jetzt keine Werbung sein, aber die Boards sind einen Blick Wert und
ausgeprägt ist!!! Wenn du allerdings erst mal "nur" VHDL lernen willst, kannst du auch mit einem CPLD anfangen. > 1. Taugt das Board was (ich kann das nicht so einschätzen)? Das taugt genausoviel wie das Pollin-Board. Das ist offenbar gleich. > 2. Hat jemand Erfahrung mit dem Board? Alle, die Erfahrung
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90° Video-Rotation
Vielleicht hilft es das Bild aufzuteilen. Z. B. in Das kann kaum was bringen, weil er links oben anfang muss, was im Orginal sowohl links unten (lesen nach oben), als auch rechts oben (lesen nach unten) sein kann. Blockweises Drehen hilft dem nicht ab, nur richtiges Reinschreiben an die Speicherstellen
Thomas U. schrieb im Beitrag #7413590: > Das kann kaum was bringen, weil er links oben anfang muss, was im > Orginal sowohl links unten (lesen nach oben), als auch rechts oben > (lesen nach unten) sein kann. Verstehe ich nicht. Er hat ein Vollbild im RAM. DRAM. Und das soll um 90° gedreht
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Erklärung Moore-Automat
habe, habe ich leider nicht kapiert. Kennt jemand eine Erklärung des M-A die auch ein absoluter Anfänger verstehen kann? Vielen Dank für jede Antwort Hans
nicht kapiert. Welche denn? > Kennt jemand eine >Erklärung des M-A die auch ein absoluter Anfänger verstehen kann? https://de.wikipedia.org/wiki/Moore-Automat https://upload.wikimedia.org/wikipedia/commons/b/b6/Moore-Automat-de.svg Das Übergangsnetzzwerk bzw. das Ausgangsnetzwerk sind
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lattice ecp2 mico32 ram
Kann mir irgendjemand vielleicht erklären wie man da beginnt bwz. ein example posten? Bin FPGA Anfänger habe jedoch jahrelangen c Hintergrund... Herzlichen Dank im Voraus mfg pfiff
Forum. Fernsupport ist echt hilfreich wenn man nicht so der Experte ist. Ich wollte jetzt anfangen zu debuggen, doch es erscheint folgende Fehlermeldung (Bild oben) Weißt Du wie man den lösen kann? DANKE nochmals Mit freundlichen Grüßen
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GAL Programmer
kannste es für 10euro+porto haben. bei mir liegt das ding sonst eh nur rum, da ich damit nichts mehr anfangen kann. email: johnny86@gmx.de mfg mockup
Program zum Übertragen hast du ja oder? (weil du sagtest er brennt) Ansonsten bin ich blütiger Anfänger was Elektonik angeht, habe mich bis jetzt in der Softwarewelt rumgetrieben. Ich bin noch auf ispGAL's gestossen und überlege ob es nicht besser wäre erstmal damit zu spielen. Baustein kostet
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DRAM Controller
Hallo, Kann jemand von euch was mit (siehe Anhang) anfangen? MFG Hannes
Kann aber die Fehlermeldung trotzdem nicht richtig interpretieren. Kann jemand damit etwas anfangen? MfG Frank
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Suche FPGA für S-ATA
den Quellcode eine Platzhalter einbaut und für die Simulation ein Verhaltensmodell. Für den Anfang reicht auch ein einfaches FPGA-Board. Altera DE1 - Development and Education Board http://www.terasic.com.tw/cgi-bin/page/archive.pl?Language=English&CategoryNo=39&No=83 Da ist ein Cyclone II
Preisen zu >beschaffen ist. Du denkst schon wieder ziemlich verquer. >Falls ich doch klein anfangen sollte: JA! >Vom Aufbau her sollen ja die CPLDs einfacher sein, würdest Du mir so ein >Board für den allerersten Einstieg empfehlen, oder bei Vorkentnissen mit >Mikrocontrollern doch eher
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Seriell ankommende Bits neu sortieren
grundsätzlich anderes als Variable in Programmiersprachen wie z.B. C Immer wieder fallen da ein paar Anfänger auf die Nase, weil sich so eine Variable mitunter unschön verhält... http://www.mikrocontroller.net/topic/117630#1057273 Wenn sich z.B. eine Variable in einem Prozess ändert, und deshalb eigentlich
ist es mir zwar > noch nicht ganz klar warum Variablen so ein Teufelszeug sind Wenn das jedem Anfänger klar wäre, wäre die Welt ein Stück einfacher. Duke
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Xilinx GTP Training
Quasi Datengenerator und Datenckecker rausgeworfen und selber Code geschrieben der das Training am Anfang nach dem Reset macht. Dann noch einen TX und einen RX Datenbus mit jeweils 32 Bit Daten und 4 Bit Valid Signalen. Meine TX Logik setzt jetzt immer das K28.5 Comma wenn ein Byte nicht valide ist. Ganz am Anfang nach dem Reset lege ich auf TX nur Comma und warte bis ich auf RX die Comma korrekt empfange. Danach lasse ich auch Nutzerdaten zu. Es ist immer so, dass ich die Comma korrekt empfange. K28.5 ist
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Guter Rauschgenerator in VHDL
eben eine blumige Sprache, man sollte da aber nicht alles auf die Goldwage legen, jeder war mal Anfänger :-) Den BBS-Generator kann man in der Tat erheblich schneller implementieren, dazu muss man jedoch in erster Linie die "Modulo N"-Division geschickt lösen. Mit einem Flash-Divider geht das in einem
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Xilinx ISim brauchbar/fehlerfrei?
Also das mit analogen Waveforms wird wohl unter ISE nichts mehr, bei Vivado gibt's das seit Anfang an schon. Aber für Hobbyprojekte ist mir ISE lieber. Integer-Darstellung: kann man beliebig darstellen, die Auswahl hat allerdings einen Bug!! Wähl man ein signed/unsigned und dann das Integer-Signal, dann kann man beliebig auswählen. Diesen Bug gibts seit Anfang an, wurde auch schon X-mal im Xilinx Forum thematisiert, verbessert wurde es aber nicht. Geschwindigkeit: Als Hobbyprojekte habe ich mehrere 6502/6510-Systeme, darunter auch einen completen C64
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Welches Board mit FPGA für FX2?
links eingebelndet, wie schlau doch das Internet ist). Da könntest du mit dem Spartan 3e Board anfangen. Aber der FX2 ist schon nicht unbedingt ein Einsteiger-Chip...
angewachsen und waren für mich in meiner eher C-lastigen Umgebung eher bedingt brauchbar. Allerdings für Anfänger ein relativ gutes Paket, da man eine Menge Software bekommt, die sich auch unter Linux gut kompilieren lässt. Mit der FX2-Firmware muss man sich nicht direkt herumschlagen. Ein Problem beim EFM01
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ispLSI 1032E Programmieren über JTAG geht nicht
Windows-Download.exe von Lattice, das hat am Mit den alten Sachen vom isp-Starter Kit will ich nicht anfangen... ich habe mal in der IODD.svp rumprobiert: [code] function READ_ID { int32 TotalLength = 0; TotalLength = ID_Length+(TOTAL_TID_LENGTH)+(TOTAL_HID_LENGTH); STATE ispIDLE; SDR_VERIFY
eine von den Längen erhöht kam sogar die richtige ID. Kann aber mit dem Script nicht wirklich was anfangen: #0^ ???? Ansonsten lass ich es lieber und nehme andere CPLD's.
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Combinatorical Loop Found
vorige Wert sowieso > gespeichert. Das Signal übernimmt nur bei Änderung den "neuen" Wert. Am Anfang des Processes wird es aus '1' gesetzt, und der alte Wert nur übernommen wenn keine Violation auftritt. Nimmt man die sAccessViolationWr <= sAccessViolationWr raus, wird es bei jedem Zugriff auf '1
Translationlayer nachgeschaltet werden. Aber Synplify hat die grössere Trickkiste. LSE ist noch am Anfang. > Vielleicht hängt das aber auch vom verwendeten Device ab. Ich verwende > bisher nur den Mach XO2.
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Fragen zum IDDR2
ns HIGH 50%; Was genau fehlt mir noch, dass ich da eine Aussage treffen kann, mit der man was anfangen kann? Mal abgesehen davon, dass ich lediglich weiß, das mir die Analye die Zeiten angibt bzw. angeben soll, die die Signale vom Eingang zum Ausgang brauchen, also quasi die Laufzeiten in den Gattern
deinem Kenntnisstand ist das das sinnvollste. Generische FIFO-Beschreibungen in VHDL würde ich einem Anfänger nicht anraten. Hast du mal den DCM als IP-Core versucht einzubinden?
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VHDL, FPGA, RAM, Anfängerfrage
RAM_POINTER == DATA_RAM_END then > RAM_POINTER <= DATA_RAM_START; > end if; Wenn du die Sache am Anfang etwas weniger generisch angingest, würdest du sehen, dass hier ein einfacher Binärzähler, der automatisch überläuft, ideal wäre...
das wirklich, dieses Doppelgleich? Danke, muss ein einfaches = sein. >Wenn du die Sache am Anfang etwas weniger generisch angingest, würdest >du sehen, dass hier ein einfacher Binärzähler, der automatisch >überläuft, ideal wäre... Ist mir klar, nur bin ich dann auf Zweierpotenzen bei der RAM-Größe
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ERROR: (VHDL-1052) 5 definitions of operator "&" match here
ändern müsste? Falls jemandem sonst noch was zu der Art und Weise einfällt, bin ich ganz Ohr. Bin Anfänger und es ist das erste Mal, dass ich auch mit Attributen arbeite, um den Quelltext einfacher wartbar zu machen.
Welche IEEE Bibliotheken sind denn ganz am Anfang eingebunden? Und: such mal auf meiner HP nach "Qualifier".
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ModelSim Xilinx XE 3 abgekündigt
nehmen. Oder halt ISim, aber naja. Solange die keine Analog-Darstellung haben, kann ich damit wenig anfangen.
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Spartan 6 I/O Ports Konfiguration
Hallo, war mir anfangs unsicher, ob ein reduzierter Schaltpegel am FPGA einen erhöhten Strombedarf mitbringen würde. Gruß Ernst
Ernst Heini schrieb im Beitrag #3745536: > war mir anfangs unsicher, ob ein reduzierter Schaltpegel am FPGA einen > erhöhten Strombedarf mitbringen würde. Wie gesagt. Glaube nicht, dass der Schaltpegel überhaupt reduziert wird. Dazu müsste die Tools
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Dreieckgenerator programmieren
Den VHDL_Code den ich weiter oben als Beispiel gepostet habe kannst du für den Anfang vielleicht erweitern. Du musst dir nur die Zählrichtung "merken" und immer vergleichen ob du bei 255 bzw. 0 angekommen bist und dann die Richtung ändern... Ist eine schöne Übung für den Anfang:)
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FPGA Evalboard
Projekt umsetzen möchte. Da fehlt jede externe Hardware, die den Einstieg erleichtert. Für den Anfänger ist ein echtes Devel-Board besser. Ich kann die Boards von Terasic nur empfehlen. Ich habe das DE1. Das DE10-nano bietet ein unschlagbares Preis/Leistungs-Verhältniss. Die 110.000 Logikelemente wird man als Anfänger nie nutzen können und man bekommt noch einen ARM Cortex A9 kostenlos dazu. Das einzige Problem ist, daß man die Komplexität von dem Teil erstmal in den Griff bekommen muss. Gruß, SIGINT
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Warum funktioniert mein Beispiel (Webpack) nicht?
zwar den FPGA erfolgreich konfigurieren aber an den entsprechenden Pins passiert nicht. Für den Anfang möchte ich mit Schematic arbeiten unt nicht mit VHDL Ich wäre sehr froh wenn mir jemand helfen könnte Grüsse Pit
eingebunden werden, Verifikation geht gegen NULL... nein Danke. Kann ich nichteinmal Amateuren/Anfängern empfehlen, die "klein anfangen" wollen. -- Sven Johannes
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Pipelines mit 200 MHz?
ich würde sagen in der Anforderungsspezifikation und projekt findungsphase - also noch gaaanz am Anfang des Wasserfall Modells ^^.
prinzipiell sowas, aber bei 200MHz aufwendige Rechnungen sind nicht ganz trivial, vor allem für Anfänger. Bei den Xilinx Beispielprojekten, wo z.B. externer DDR-SDRAM angesprochen wird, werden sogar die internen Slices über Constraints festgenagelt, so haarig scheint das da zu sein....
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Cyclone II EP2C8
Board meinst an das ich grad denke (nichts drauf außer ein paar Stiftleisten), dann kann ich für den Anfang nur davon abraten. (Ich gehe einfach mal davon aus das es dein ersten Board wäre wenn du fragst was in 8k LEs reinpasst)
für ein paar euro mehr bekommst du Altera DE0 - mit Cyclone III, für anfänger besser geeignet. Sollte das board direkt irgendwo in ein anderes board als design erweiterungen angebunden werden dann bist du allerdings mit dem board was du gefunden hast gerade richtig. Der verkäufer
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Video Format Converter - FPGA
Hallo Kest ich weiss ich bin noch sehr am anfang der FPGA Welt. Aber eins musst du mir erklären? > In der clk_8_8MHz-Domäne generierst Du "zustand_Data_in", den Du dann in > der clk_50MHz-Domäne abfragst Wo genau liegt
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Mico32 4 Bit Pin setzen
liegen. Hast Du die Wartezeiten mal mit dem Oszi geprüft? Verwendest Du immer noch den Code vom Anfang dieser Seite? Wenn ja, der sieht mir reichlich kompliziert aus. Irgendwo hab ich mal sowas gefunden: [c] // Erzeugt einen Enable-Puls static void lcd_enable( void ) { LCD_PORT |= (1<<LCD_EN
mitschauen zu können, 100ms sind 96,5 msec in Wirklichkeit) Ja, ich verwende noch den Code vom Anfang dieser Seite, habe nur gerade den 4 bit breiten Datenport DB4_7 in 4 einzelne DB4, DB5, DB6 und DB7 zerlegt, weil ich dachte dass dort das Problem zu suchen ist. Und habe meine Ausgaberoutine auf
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Lokalisierter Reset
Fall werden die FFs offenbar auf '0' initialisiert (das war ja so gewünscht), deshalb kommen am Anfang nur Nullen heraus. Zumindest die Initialisierung der FFs mit '1' ohne explizite Angabe eines Init-Wertes ist überraschend. @ Voltavi Welche Version verwendest du? Hast du Syntheseoptionen
'; -- statt '0' end if; end process; [/vhdl] In der P&R-Waveform sieht man hier jetzt von Anfang an die '0'...
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Timing Simulation Quartus+ModelSim mit Testbench - Signale gehen in unbesimmten Zusand
ich das dann in den >Constraints beachten? Wenn du eine Timingsimulation machst -ja-, für den Anfang reicht es alle Stimuli mit der fallenden Taktflanke zu ändern. In der realen Schaltung musst du asyncrones einsyncronisieren ... Warum, steht auch schon bei Lothar M, darum also noch ein Link:
das dann in den >>Constraints beachten? > Wenn du eine Timingsimulation machst -ja-, für den Anfang reicht es alle > Stimuli mit der fallenden Taktflanke zu ändern. > nice to know!! > http://www.lothar-miller.de/s9y/categories/35-Einsynchronisieren Danke dir! Ach FPGAs programmieren kann
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XILINX ISE erzeugt jedesmal ein anderes Bitfiles
ich die "Löcher" in meinen Timingsspecs gefunden hatte. Kann ich bestätigen. Ich hatte auch anfangs vergessen, bestimmte Timings (Setup- und Hold-Zeiten eines externen Bausteins) zu definieren und dann kamen so 50% "geht" und 50% "geht nicht" bei heraus. Seit die Timings korrekt angegeben sind,
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FIR-, IIR-Filter in VHDL umsetzen
@FPGA-User: ich ging eigentlich schon von Anfang an davon aus das die 1024 eine 10 Bit geshiftete Festpunktzahl darstellt. D.h. es sind schon 10 Bit zusätzliche Genauigkeit einkalkuliert worden. Ansonsten kann ich mir den Mulitplikant von 1023/1024
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FPGA mit wenigen LUTs
noch nie mit einem FPGA überhaupt LEDs blinken lassen. Dann wüsstes du, was man mit 50 LUTs alles anfangen kann (nämlich nichts). Also besorg dir ein einfaches Eval-Board. Lass LEDs blinken und vergiss die Bildverarbeitung für die nächsten 2 Jahre.
nie mit einem FPGA überhaupt LEDs blinken lassen. Dann > wüsstes du, was man mit 50 LUTs alles anfangen kann (nämlich nichts). Och, mit den XC2064 ging schon einiges ;)
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Anschluß des SJA1000 an FPGA-Pins
danke Leute, ich hoffe sehr, daß ihr Recht habt, bin nähmlich in diesen Sachen ein blutiger Anfänger )))
schon gemacht ;-) Und das muss jetzt auch noch sein: > nähmlich in diesen Sachen ein blutiger Anfänger Wie war das schon vor der Rechtschreibreform: Wer nämlich mit h schreibt ist ... http://www.jvfg-cham.de/jvfg/facher/deutsch/eselbruecke.pdf Nämlich kommt nämlich von Namentlich, nicht von nehmen
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selbst resetender Counter
vhdl-anfänger schrieb im Beitrag #4268336: > Hallo. > Ich hab mir folgendes für einen Counter(umzusetzen in VHDL und auch auf > ein FPGA zu bringen) überlegt: > Ich hab einen synchronen Reset Eingang. Jetzt
vhdl-anfänger schrieb im Beitrag #4268367: > scheint zu funktionieren.^^ Das Speichern des vorigen Zustands und der Vergleich mit dem aktuellen zustand nennt sich "Flankenerkennung". Die braucht man öfter mal
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Global Reset bei einem Spartan 3
Hallo zusammen, ich bin wirklich blutiger anfänger und wir bauen an der uni eine logik, die im grunde ein oszi mit vga ausgang darstellt. wir haben da unter anderem folgende fragen: wie können wir auf dem fpga ein global reset auslösen? Wir müssen
@ Henning (Gast) >ich bin wirklich blutiger anfänger und wir bauen an der uni eine logik, >die im grunde ein oszi mit vga ausgang darstellt. Ob das das richtige für blutige Anfänger ist? Da gibts ja noch mehr Blut . . . ;-) >wir haben da unter
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Arty A7-35T, Flash zum Abspeichern von Daten nutzen
dem klassischen SPI, das die Flash Chips ja auch unterstützen. Kleiner Tipp, den ich gekonnt am Anfang übersehen habe: Nicht beim "Wrap-Around" der Adresse den goldenen FPGA-Bitstream überschreiben ;)
Stephan N. schrieb im Beitrag #6457928: > Kleiner Tipp, den ich gekonnt am Anfang übersehen habe: Nicht beim > "Wrap-Around" der Adresse den goldenen FPGA-Bitstream überschreiben ;) :-) Es gibt einen Thread im Offtopic, wo solche Erfahrung für alle gesammelt werden: https:/
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Variable Wert aus Array zuweisen
einzubinden Du hast zuallererst die [ vhdl ] und [ /vhdl ] Tags (ohne die Leerzeichen in der Klammer) am Anfang und Ende deines VHDL-Codes vergessen. Ich habe die mal nachgetragen... > A<= ZEILEN(to_integer(ZEILE_COUNT))(0); Was ist ZEILE_COUNT? Wie bekommt man daraus einen Integer? BTW: ich mache
habe es mit der Range ausprobiert und wenn das Ende der Range erreicht ist wird automatisch zum Anfang der Range zurückgesetzt. Das spart natürlich die Abfrage ob das Ende erreicht ist . [VHDL] library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all
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VHDL inout Problem
ich nur 'UUUU' von > den Pins oder die gewünschte Konstante wechselt den Wert, sobald ich > Anfange Werte über die Pins auszugeben. Mein Glückwunsch, du hast die /Latency/ entdeckt. Das hier READ_DATA <= '1'; MAX_COUNT <= DATA_IN; bedeutet in der Hardware: Genau /mit/ dem oder
ich nur 'UUUU' von > den Pins oder die gewünschte Konstante wechselt den Wert, sobald ich > Anfange Werte über die Pins auszugeben. Screenshot möglich?
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Pseudozufallszahlengenerator und Signaturanalysator Probleme
Der rst-Pulse am Anfang setzt mir zumindest mal mein x-Ausgangsvektor und mein Q-Vektor von 'u' auf '0'. Danke für den Tipp. Jetzt fehlt mir nur noch, warum der Zufallsgenerator nicht will :)
initialisiert man die FF auch nicht identisch mit '0'. Alle mit '1' nach dem reset, wäre schon mal ein guter Anfang. Siehe auch http://en.wikipedia.org/wiki/Linear_feedback_shift_register#Uses_as_counters MfG,
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pixel bewegen bei vga-ansteuerung
vll. kann mir hier jemand den Tipp geben? Du nimmst jetzt vier Register und definierst damit den Anfang und das Ende eines Farbwechsels. Diese Register vergleichst du laufend mit dem x- und dem y-Zähler und schaltest die Farbe passend um. Und ab und zu änderst du die Werte dieser Register. Dadurch bewegt
Erstmal danke für die Hilfe. "Du nimmst jetzt vier Register und definierst damit den Anfang und das Ende eines Farbwechsels." Wie ist das zu verstehen, denke an diesen Punkt liegt mein Problem. vll. bräcuhte ich da noch einen weiteren Denkanstoß bzw. Erklärung? mfg sepp12
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Multiplexer für PAL-Videosignal
beide themen sind eigentlich unabhängig. Ich möchte damit anfangen, aber ich muss auch dieses problem lösen!
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Problem mit counter
Found 6Bit incrementor, 'un1_count[27:32]' >> So richtig kann ich mit dieser Warnung nichts anfangen und hoffe auf eure Erfahrungen :o) Sollten mehr Infos meiner seits notwendig sein, einfach anfordern ... Vielen Dank und Gruß Sebastian!
Actel. Ich bin mir sicher, dass ich keine falsche Zeile hinein kopiert habe. Da ich noch VHDL Anfänger bin, versuche ich alle Ausgaben nach dem Kompilieren nachzuvollziehen ... bei o.g. Warnung gelingt mir das allerdingsnicht.