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Welcher FPGA ?

Hardware selber. Aber wenn man nicht abschätzen kann, wie groß die HDL wird am Ende, wie kann man am Anfang abschätzen, welchen FPGA man auf die Platine setzen wird? Danke.

#4828359: > Aber wenn man nicht abschätzen kann, wie groß die HDL wird am Ende, wie > kann man am Anfang abschätzen, welchen FPGA man auf die Platine setzen > wird? Falsche Denke, die größe der Beschreibungssprache ist irrelevant. Vergiss Lines of Code. Entscheidend ist die Anzahl der FF und LUT's

FPGA, VHDL & Co. ·Frankobert ·24.12.2016 12:49 ·10 Antworten

FPGA Linuxtage 2023 Graz

austria-Pendant zu den FPGA-Days in München? > War das jemand da? Die FPGA-Conference in München findet Anfang Juli statt und kostet richtig Eintritt. https://www.fpga-conference.eu/ Nicht so ne open Source Wohlfahrts-Veranstaltung wie die in Graz.

DSGV-Violator schrieb im Beitrag #7413257: > Die FPGA-Conference in München findet Anfang Juli statt und kostet > richtig Eintritt. Ja, richtig - ich meinte auch die Grazer-Days. Nach München fahre ich gfs mal wieder, wenn es die Gesundheit erlaubt. Mein Kunde darf es dann auch bezahlen

FPGA, VHDL & Co. ·Werner ·10.06.2023 16:17 ·10 Antworten

artix 7 transceiver debuggen?

Verwendung der GT alles andere als mal eben schnell ohne Erfahrung gemacht. Und die Hardware sollte von Anfang an drauf ausgelegt sein, gerade wegen der REFCLK ...

der GT alles andere als mal eben schnell ohne Erfahrung > gemacht. Und die Hardware sollte von Anfang an drauf ausgelegt sein, > gerade wegen der REFCLK ... Beides kann man nur zu 100% zustimmen! :-) Klakx -. schrieb im Beitrag #7015910: > Gibt > es hier etwas, dass man im Wizard nicht einstellen

FPGA, VHDL & Co. ·stochastik ·27.03.2022 17:57 ·18 Antworten

Beschäftigung mit FPGAs noch sinnvoll?

beispielsweise ueberhaupt nicht. Und mit meinen Ideen koennte und wollte der TO vermutlich auch nichts anfangen. Wen dem TO zur Verwendung nichts einfaellt, und er meint mit klassischen Controllern und DSPs ausreichend bedient zu sein, ist das doch seine persoenliche Entscheidung. Die muss ich nicht bewerten

FPGA, VHDL & Co. ·Tim T. ·01.11.2023 19:23 ·78 Antworten

ADC + FPGA + DRAM

kann. Ich möchte verhindern, dass ich in 2 Monaten feststellen muss, dass ich im Grunde schon von Anfang an keine Chance hatte. Daher die Frage: kann man das realistisch schaffen wenn man sich da 3 Monate hineinarbeitet? Grüße

als FIFO missbrauchen will. Ist das eine Diplomaufgabe oder sowas? Aber das ist nix für einen Anfänger, gerade das Platinendesign. Mein Tipp: FPGA-Demo-Board plus ADC-Platine. Dann hast du immer noch das Analogteil, an dem du dir mindestens 3 Monate die Zähne ausbeißen kannst. Schau mal bei Xilinx

FPGA, VHDL & Co. ·fritze^ ·24.03.2012 07:47 ·13 Antworten

Verständniss Signale und wann sind ihre Werte valide

sowas generell ein Problem geben könnte, aber ich dachte durch das wait until rising_edge(clock) am Anfang des Prozess wird das ganze synchron da ich ja sonst nirgendswo anders btn einlese und das immer nur zur steigenden Flanke des Taktes.

generell ein Problem geben könnte, aber ich > dachte durch das wait until rising_edge(clock) am Anfang des Prozess > wird das ganze synchron da ich ja sonst nirgendswo anders btn einlese > und das immer nur zur steigenden Flanke des Taktes. ok hatte es wohl doch noch nicht richtig verstanden, das

FPGA, VHDL & Co. ·Paule ·16.08.2016 18:06 ·13 Antworten

simulations bench

datei anlegen in der ich die Componenten instanziere um sie dann zu simulieren... das Thema ist am anfang wirklich komplex so komisch es klingt. wisst ihr vernünftige tutorials für isim oder modelsim? lg test

kommt, wird das als Komponente in die Testbench eingebunden. Das ist alles. > das Thema ist am anfang wirklich komplex so komisch es klingt. Und die gute Nachricht: in der Testbench darfst du alles machen... ;-) Viele Takte, Datei-Zugriffe, Wartezeiten, usw... test_1 schrieb im Beitrag #2288857

FPGA, VHDL & Co. ·test_1 ·03.08.2011 20:00 ·6 Antworten

Parallax Propeller 1 ist jetzt Open Source

Ich wollte auch mal mit dem DE2-115 anfangen zu arbeiten und hab' mir den Parallax Propeller Softcore angesehen: http://www.parallaxinc.com/downloads/setup-propeller-1-design-de2-115 Aber wenn man anstelle des anzuschliessenden "propeller

FPGA, VHDL & Co. ·Jope ·31.01.2015 11:50 ·31 Antworten

Probleme bei Vivado Tutorial mit State Machine

von diesem Blatt und ich scheitere bereits > kläglich. > Hat noch jemand einen Tipp. Aller Anfang ist schwer, lass dich einfach nicht zu schnell entmutigen. Und: im Tutorial geht es speziell um einen Mealy-Automat mit drei Prozessen. Es ist sicher nicht verkehrt, das einmal grundsätzlich durchzugehen

nützlich ist, würde das wirklich hochzählen, es wird doch der selbe wert zugewiesen? > Aller Anfang ist schwer, lass dich einfach nicht zu schnell entmutigen. Danke, ich denke jetzt habe ich es verstanden. Ich habe die Aufgabe mit Ein-Prozess, Zwei-Prozess und drei-Prozess Schreibweise gemacht.

FPGA, VHDL & Co. ·Daniel P. ·14.04.2021 17:37 ·16 Antworten

Welche Prozessorarchitektur (nach)bauen?

erreichen. Der Aufwand einen IRQ nachzurüsten ist eher gering. sollte aber meines erachtens von anfang an in dem Programmcounter mit eingebaut sein. Notwendigkeit von Exceptions ist nicht ersichtlich, welche Ausnahmebehandlung meinst Du? MfG,

FPGA, VHDL & Co. ·AooA ·07.12.2010 18:16 ·63 Antworten

VHDL Konfiguration ADC

VHDL Anfänger bin ist es für mich momentan nich ganz einfach dies zu realisieren. Habt ihr Vorschläge wie das realisiert werden kann? Viele Grüße Sukram

denke es werden noch einige Fragen meiner Seite zur VHDL Programmierung auftauchen, da ich noch am Anfang meines Projekts bin.

FPGA, VHDL & Co. ·Sukram ·08.05.2012 18:30 ·6 Antworten

DDR-2-Ram, lvds, serdes Spartan6

Elektronikspielereien auch nicht ganz umsonst sind. Es wäre gut, wenn so das nicht nur unterschwellig sondern von Anfang an klar ausgedrückt wird. Mal eine Idee zur Bastellösung: Laborkarte mit 1.27 Raster, 2 seitig durchkontaktiert. http://www.reichelt.de/Laborkarten/RE-435LF/3/index.html?&ACTION=3&LA=2&ARTICLE

FPGA, VHDL & Co. ·Jo S. ·12.05.2014 19:20 ·77 Antworten

Herangehensweise an ein VHDL Projekt

Hallo, ich bin VHDL Anfänger und suche nun einen geeigneten Einstieg in die Thematik. Dazu habe ich hier schon gesucht und nachgefragt. Ich habe mir das Buch "VHDL-Synthese" gekauft und angefangen, damit zu arbeiten und die Beispiele

Teilnehmer ihre Konfigurationsdaten zugesendet und können dann anhand der Inhalte in ihren Registern anfangen zu arbeiten. - nach abgeschlossender Grundkonfiguration werden die 5 Konfigurationskanäle/-signale mit 5 Eingängen verknüpft und das serielle Interface wird von einem weiteren FPGA gesteuert bzw

FPGA, VHDL & Co. ·Andi ·23.04.2009 12:43 ·14 Antworten

Vivado 2026.1 Free Edition - Keine Linux Unterstützung mehr

Microsoft-Produkte umstellen zu > lassen. Du spielst auf das zwischenzeitlich aufgegebene, jedoch Anfang dieses Jahres anscheinend wieder Fahrt aufnehmende LiMux-Projekt an. Dem Vernehmen nach hat dort allerdings noch ein bisschen mehr stattgefunden als ein paar Golfrunden und Parteibücher -- Koalitionspartner

FPGA, VHDL & Co. ·Johannes ·01.06.2026 17:48 ·81 Antworten

Pseudenzufallsgenerator mittels VHDL

Code-Zeile gleich wieder zurückgelesen werden. Mit unzähligen anderen Nebeneffekten, die so ein Anfänger dann mit Variablen (insbesondere mit speichernden Variablen) sofort an der Backe hat.... Der Klassiker zum Thema: http://www.mikrocontroller.net/topic/117630 > Ich möchte pseudenzufallsgenerator

FPGA, VHDL & Co. ·Aid ·24.01.2012 19:17 ·36 Antworten

CMOS Bildsensor mit mehr als 25 FPS

die Quellcodes für CY7C68013A und PC wollen sie mir nicht geben. Das heißt, ich müsste von Null anfangen. Hat jemand vielleicht ein ähnliches Projekt und kann mir weiterhelfen? Gruß, Julius

FPGA, VHDL & Co. ·Jörg ·25.04.2009 11:47 ·40 Antworten

[VHDL] Variable UART-Baudrate

die Zuweisung ein kritischer/zu langer Pfad entsteht, bin mir da aber nicht sicher (-> noch FPGA-Anfänger) Seht ihr sonst Fehler, bzw kann man das überhaupt so machen? Gibts Alternativen? Leider etwas langer Post geworden, trotzdem danke für jede Hilfe! MfG Andreas

Lothar Miller schrieb im Beitrag #3424012: > Ich möchte fast behaupten, dass ein VHDL Anfänger das erste > viertel Jahr ohne eine einzige Variable auskommt. Ich möchte fast behaupten, dass man generell ohne auskommt :-)

FPGA, VHDL & Co. ·AD ·29.11.2013 11:24 ·7 Antworten

if => case Statement. Choice XXX is not a static expression.

zugewiesen bekommt. XXX <= addr_offset + addr Dieser Adressoffset wird mir von einem Linux PC einmal am Anfang zugewiesen und der ändert sich dann nicht mehr. Aus sicht des FPGAs ist XXX somit aber auf jedenfall nicht static. Ich hoffe das war jetzt nicht zu verwirrend... Jetzt zur Frage. Gibt es eine

Alles beim Alten lassen kann, da der Compiler sich bemüht den Code zu optimieren, und erst selber Anfangen muss zu optimieren, wenn der Compiler es nicht mehr schafft alle Timing Constraints zu erfüllen. Da hat Xilinx mich ganz schön durcheinander gebracht mit den "HDL coding techniques"... Danke

FPGA, VHDL & Co. ·christian ·08.02.2010 07:38 ·15 Antworten

Array in RAM speichern

Hallo, habe noch eine Frage. Wie kann ich den kompletten Speicher am Anfang auf 0 setzen. Sprich jeder Speicherblock ist erst einmal 0. Grup H-ko

>Wie kann ich den kompletten Speicher am Anfang auf 0 setzen. Bei Xilinx: gar nichts tun, 0 ist der Defaultwert. Ist das bei Altera anders?

FPGA, VHDL & Co. ·H-ko ·22.08.2008 19:48 ·9 Antworten

AXI4 in eigenes Design einbauen.

und arvalid und rready auf high setzen - warten bis slave arready high setzt, ist ggf. schon am Anfang high - dann arvalid auf low setzen - rdata (ADC-Wert) gültig, wenn Slave rvalid high setzt

= 1; elsif xadc_fsm = 1 then -- warten bis slave arready high setzt, ist ggf. schon am Anfang high if xadc_arready = '1' then -- dann arvalid auf low setzen xadc_fsm <= 2; xadc_arvalid <= '0'; end if; elsif xadc_fsm = 2 then --

FPGA, VHDL & Co. ·Gustl B. ·17.11.2015 22:11 ·20 Antworten

VHDL: Volladdierer

Hallo zusammen! Ich arbeite gerade ein wenig mit VHDL (bin totaler Anfänger) und benutze dazu das Xilinx ISE Webpack. Jetzt habe ich mir gedacht, ich könnte mal als kleine Übung einen 2-Bit-Volladdierer bauen und ihn entsprechend in Komponenten zerlegen, um die component-Funktion

mach einen Screenshot von der Waveform... > Ich arbeite gerade ein wenig mit VHDL (bin totaler Anfänger) und benutze > dazu das Xilinx ISE Webpack. Jetzt habe ich mir gedacht, ich könnte mal > als kleine Übung einen 2-Bit-Volladdierer bauen und ihn entsprechend in > Komponenten zerlegen, um die

FPGA, VHDL & Co. ·Andi K. ·08.12.2013 15:16 ·9 Antworten

Audio over Ip

gewonnen werden. Das ganze mit einem FPGA zu machen ist nur ne Überlegung. Bin noch ziemlich am Anfang.

FPGA, VHDL & Co. ·Mathias ·16.10.2013 10:17 ·49 Antworten

VHDL Eingang einen Wert zuweisen

asynchron sind? Das kannst du nicht überprüfen, das kommt auf deine Schaltung/Beschreibung an. Für den Anfang kannst du jedes Signal, das von außen kommt, als asynchron betrachten (also Taster, Uart...). Im FPGA selbst wird es etwas komplizierter. Solange du nur einen Takt verwendest kann dir das aber egal

FPGA, VHDL & Co. ·moppel ·17.06.2014 10:31 ·49 Antworten

JTAG Programmierung mit Xilinx Impact Problem

Hi Das ging ja schnell :-) TDO bleibt bis auf den Anfang tatsächlich auf high, was bei mir damals nicht der Fall war. JTAG GND und FPGA GND hast du zusammen? Es gibt doch im iMPACT die "Debug Chain". Ich habe damit fast noch nie rumgespielt, aber

FPGA, VHDL & Co. ·Daniel ·23.01.2009 17:21 ·49 Antworten

Auf meine Bedürfnisse zugeschnittenes Einsteigerboard

Euch einen Einblick zu geben was mich umtreibt und wo ich mit meinen Kenntnissen stehe, nämlich am Anfang. Viele Grüße Reinhard

NiosII (neuerdings ARM), bei Xilinx MicroBlaze oder PPC405/440 (neuerdings ebenfalls ARM). Am Anfang sollte das aber nicht so interesant sein, VHDL ist hier wichtiger. Später, nach ein paar Monaten (??) willst du aber mal mehrere selbstgeschriebene Komponenten elegant konfigurieren bzw. steuern

FPGA, VHDL & Co. ·Reinhard J. ·31.10.2013 20:53 ·12 Antworten

Genaue Taktfrequenz

Aufwand machbar? Wenn nicht, dann muss ich einen neuen Ansatz suchen, deswegen frag ich lieber ganz am Anfang nach, bevor ich wieder von vorne anfangen kann.. Wenn ich mich nicht täusche, habe ich in zusammenhang mit CD-Player mal eine Taktfrequenz von 49,1... Mhz gesehen. Finds leider nichtmehr. Ist das

FPGA, VHDL & Co. ·Michi ·31.03.2006 22:51 ·12 Antworten

Spartan-3E Starter Kit -- DDR-RAM Probleme gelöst?

Hallo zusammen, als FPGA Anfänger wollte ich mir gerade das "Spartan-3E Starter Kit" kaufen. Scheint eine gute Auswahl an verschied. Bauteile zu besitzen und ausserdem liefert Xilinx mit dem WebPack auch eine scheinbar recht gute

Hallo, ich hatte zum gleichen Thema Anfang März 07 eine Fragerunde hier im Forum eröffnet. Eine Lösung mit dem Rev D des Boardes gibt es nicht, wenn man nur mit dem EDK allein arbeiten will / kann. Einen Controller selber "basteln", das hilft

FPGA, VHDL & Co. ·Nikolaus Neusser ·23.03.2007 23:46 ·6 Antworten

Nicht angeschlossene Versorgungspins erlaubt?

@FPGA-Mensch: Wenn man ganz am Anfang der Nahrungskette steht, dann ja. Ansonsten wird man aber auf dich hören und abwägen. Weil ich (und Kai Klaas) es woanders schonmal schrieb: http://www.mikrocontroller.net/topic/297433?goto=3180696

FPGA, VHDL & Co. ·Steffen Hausinger ·02.06.2013 10:27 ·54 Antworten

Xilinx - PowerPC - XMD/GDB - Debug

Hm, das ist schon mal gut. Hast du mal mit Eclipse probiert? Mein Diplomand hat auch anfangs viel über das Xilinx Zeugs geflucht, mit dem Eclipse ging´s dann besser.

Abständen startet mein Programm neu, ich seh das ja an meiner Ausgabe, wenn er auf einmal wieder vom Anfang etwas ausgibt. Woran liegt das? Ich hab eigentlich keine Interrupts aktiviert und Watchdog kann es auch nicht sein. Gibt es irgendwas beim PowerPC, das dafür sorgen könnte? Gruß!

FPGA, VHDL & Co. ·andrgrau ·09.02.2009 12:28 ·10 Antworten

Modul erhält auf Grund der Architektur zwei Clocks, Lösung?

die simulation, als auch für die Synthese. Aber: bei einem Process der nur ein wait until am anfang hat, darf die sensitivity list fehlen, bei der anderen variante nicht! Wenn du also einen asynchonen Reset in die ursprüngliche Implementierung von loathar einfügen möchtest, kannst du das wait until

FPGA, VHDL & Co. ·Queck Silber ·13.01.2012 08:42 ·34 Antworten

Problem mit GENERATE

verschiedenen Projekten kristallisierten. Problem Nr. 1: In meiner naiven Vorstellung wollte ich für den Anfang ein simples Schieberegister bauen, bestehend aus einer Parralelschaltung aus D-FFs. Der Code hierfür: [VHDL] library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity n_bit_register is GENERIC (n

zwar bezogen auf diese Zeile [vhdl] d_ff_module : entity work.d_ff(Behavioral)[/vhdl]. Ich dachte anfangs, dass es an der [vhdl]reg : FOR i IN n-1 downto 0 GENERATE[/vhdl] liegen könnte und änderte den Wert von 0 auf 1, aber das hat auch nicht zum gewünschten Erfolg geführt. Die Synthese lief dann zwar

FPGA, VHDL & Co. ·Peter Falk ·10.02.2014 18:13 ·21 Antworten

FIFO mit coregenerator erstellt, was nun..

versuche mich in VHDL fleißig weiter und möchte ein FIFO in mein vhdl code einbauen. Ich habe für den Anfang als Eingang ein SWITCH (4 bit) und am AUSGANG 4 LED die dann entsprechen leuchten sollen. So,ich habe mir mittels FIFO GENERATOR (XILINX) 4 bit breit und 4 bit lang erstellt. Ich habe dann den erstellten

SAVE7,empty => OPEN,full=> OPEN); [/c] Meine Problem ist, was nun? Ich möchte für den anfang daten einlesen und sie weiter geben. Muss ich das jetzt noch selber definier und wurde dies in Core generator schon erstellt und ich muss lediglich die Daten zuweisen. Oder muss ich doch sagen

FPGA, VHDL & Co. ·Igor ·25.11.2009 15:37 ·11 Antworten

Spartan-3 1000K Mikromodul mit SDRAM - kaufen? oder nicht?

Dann so in ca. 4 Wochen (ein-)sehen, dass das sooooo einfach nun auch nicht ist, und dann wie oben anfangen. > 40Mbps Sind 40 Mega-Bits pro Sekunde also gerade mal 8MB/s. Das ist nicht so arg schnell. Oder war das ein Teppfihler ;-)

Möglichst vieleBeispiele direkt in VHDL auf einem DevKit umsetzen ist wohl das Beste was man als Anfänger machen kann. Gruss Jörg

FPGA, VHDL & Co. ·Jürgen Berthold ·12.09.2008 10:12 ·6 Antworten

Hilfe wie triggere ich auf steigende und lallende flanke

eingeschaltet wird ein Timer > auf einen wert x setzen, diese nennt sich timer1, Das kannst du gleich am Anfang machen, denn sonst passiert in deiner Beschreibung ja nichts mit dem Timer1... :-o > wird das Signal pa_on nun wieder ausgeschaltet so soll auf die fallende > Flanke getriggert werden und ein andere

Einsynchronisierens zu Herzen: http://www.lothar-miller.de/s9y/categories/35-Einsynchronisieren Ich bin anfangs granatenmäßig auf die Schnauze gefallen, weil FPGA-externe Signale (wie z.B. auch Deine SPI-Signale) nicht korrekt zu FPGA-Takt synchronisiert waren.

FPGA, VHDL & Co. ·Dominik ·25.11.2012 00:08 ·10 Antworten

Xilinx XC2C384 Abblockkondensatoren

zwei unterschiedlichen Spannungen versorgen? Vielen Dank für eure Hilfe. Bin absoluter CPLD Anfänger und bin um jede Hilfe sehr dankbar. Grüss

bei diesen Bausteinen besonders wichtig ist. > Vielen Dank für eure Hilfe. Bin absoluter CPLD Anfänger und bin um jede > Hilfe sehr dankbar. Mach einen 10 bis 100nF (je nach geschmack) in 0603 so nah wie moeglich an jedem VCC/GND Paar! > Wenn nur wenig an den IOs dranhängt und keine allzu großen

FPGA, VHDL & Co. ·Sawyer Ma ·22.06.2015 09:05 ·10 Antworten

Brauche Hilfe ADC->DAC

downto 0)) & "11"; . Ist dass so richtig? Die 12 Bit durchlaufen Filter . Drehe ich am Anfang oder am Ende der Verarbeitung das MSB, bevor es über den DA raus geht? DANK

> Die 12 Bit durchlaufen Filter . Drehe ich am Anfang oder am Ende der > Verarbeitung das MSB, bevor es über den DA raus geht? Das kommt auf die Filter drauf an... Wenn die mit signed Werten rechnen, dann kommt der Offset erst nach der Filterung.

FPGA, VHDL & Co. ·Markus ·02.11.2009 08:25 ·10 Antworten

Interesse an Xilinx-Tutorial?

digitale Signalverarbeitung abzielen oder sowas, aber da wird man dann immer alleine gelassen. Anfänger-Tutorial gibt es sicher schon mehr als genug ... Google hätte sicher einige gekannt. Gruß Gast

Probleme erkannt. Die Distri scheint also nicht so kritisch zu sein (ich bin ein ziemlicher Linux-Anfänger) Randy

FPGA, VHDL & Co. ·fpw ·08.04.2008 09:22 ·10 Antworten

VHDL BMP-Testbench

verschiedene Sachen verwendet (auch wenn alles nicht ausgereift ist, reicht aber meistens). Die Idee am Anfang war, verschiedene Image- und Videoformate lesen und beschreiben zu können. Vielleicht mache ich das noch (wenn ich nur Zeit hätte ;-)) Grüße, Kest

FPGA, VHDL & Co. ·Kest ·10.07.2009 16:19 ·29 Antworten

Vhdl kipsufe ist nicht Stabil

getakteten non-blocking. Mischformen sind zwar erlaubt aber wie die Variablen in VHDL nichts für Anfänger.

FPGA, VHDL & Co. ·Sven ·17.05.2013 10:52 ·39 Antworten

HDMI Signalaufbau/Pinbelegung

1080p nicht vom Endkunden der vor dem Schirm Sitz bestimmt(eingestellt) werden kann. Das wird am Anfang der Produktion des Materials bestimmt was dann am Übertragungsweg herauskommt. Der Irrgluabe das Du 1080p einstellen kanns ist weit verbreitet denn das Quellmaterial bestimmt die Rate und nicht Du!

FPGA, VHDL & Co. ·seennoob ·09.03.2009 02:05 ·27 Antworten

FlipFlop initial value bei MachXO2?

Hallo, ich bin Anfänger und habe mich an einem UART versucht. Das hat auch soweit geklappt, nun wollte ich einen Ausgang einbauen, der informieren soll, ob das Schieberegister leer ist und die nächste Übertragung starten

aber nichts mehr, die TopLevel Entity startet keine Übertragung mehr. Es scheint, dass tx_empty von Anfang an low ist. uart.vhdl [vhdl] library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity uart is generic (DATA_WIDTH: natural := 8; BAUDRATE: natural := 9600; CLOCKFREQ

FPGA, VHDL & Co. ·KaffeKocher ·15.01.2017 23:38 ·30 Antworten

Wie mehr als 16 slaves an den AXI Bus im Spartan 6

LogiCORE IP AXI Interconnect (v1.05.a) nehmen? Oder gibt es bessere Lösungen? Grüße von einem Anfänger

Wie kommst Du denn als Anfänger auf 16 Slave-Devices? Was hast Du denn für Slaves? Duke

FPGA, VHDL & Co. ·anfaenger ·29.03.2012 10:40 ·4 Antworten

Cordic im vectoring-mode, wie?

Am Anfang musst du SIN und COS einmal anhand deiner Eingangswerte setzen. Dein Vektor steht nun irgendwo in der Gegend rum und du möchtest Winkel und die Vektorlänge wissen. Deshalb drehst Du Deinen Vektor

porter schrieb im Beitrag #3539070: > Am Anfang musst du SIN und COS einmal anhand deiner Eingangswerte > setzen. > Dein Vektor steht nun irgendwo in der Gegend rum und du möchtest Winkel > und die Vektorlänge wissen. hmm, genau das (denke

FPGA, VHDL & Co. ·berndl ·18.02.2014 15:07 ·12 Antworten

VHDL RAM mit "krummer" Größe (keine 2er-Potenz)

Wertebereich von 0 bis 10239 verlassen darf (was macht das RAM sonst?!), aber was, wenn dieses Signal am Anfang nicht initialisiert ist und erst später durch z.B. einen Reset auf einen initialen Wert gesetzt wird? Muss ich extra noch einen Komparator einbauen um den Wertebereich direkt am Adresseingang des RAMs

ist es doch völlig unerheblich, ob ansprechbare Adressbereiche irgendwie "gerade" oder "ungerade" anfangen/aufhören? Wenn es für die Anwendung notwendig ist, muss die Steuerlogik eben beim Adressieren illegaler Adressbereiche irgendeine Art von Fehler (Bus-Error) auslösen. Wenn nicht, dann nicht (Garbage

FPGA, VHDL & Co. ·Stephan N. ·21.08.2017 22:15 ·12 Antworten

Tesbench synthetisierbar machen

Screenshot). Allerdings wirst du Probleme haben, den Verlauf der Dinge aufzuhalten. Die beginnt am Anfang und donnert bis zum Ende durch, um sofort wieder vorne anzufangen.

> Allerdings wirst du Probleme haben, den Verlauf der Dinge aufzuhalten. > Die beginnt am Anfang und donnert bis zum Ende durch, > um sofort wieder vorne anzufangen. kein Problem, ich habe es jetzt so gemacht: [vhdl] entity wait_im_process is Port ( clk100MHz : in STD_LOGIC;

FPGA, VHDL & Co. ·Thomas ·01.08.2009 11:33 ·14 Antworten

Spartan 6 single-ended I/O-Geschwindigkeit?

Entwickungsgeschwindigkeit so kurz wie möglich ist. An deiner Stelle würde ich erst einmal mit einem Virtex 5 anfangen. Wenn dann das Programm fertig ist und auch sehr zuverlässig funktioniert kann man das gleiche Programm auf einen Spartan 6 testen. Dies geht ja auch ohne Hardware. Du must im ISE nur den FPGA von

Frequenzen dann noch kontrollieren. Bei einem Spartan 3 würde ich erst einmal mit den 125MHz Wandlern anfangen. Davon dann 2 Stück verbauen. Aber wie bereits gesagt ein fertiges Board mit 2 AD-Wandler zu finden ist nicht besonders leicht. Die meisten haben halt nur einen Wandler verbaut. Ich habe es

FPGA, VHDL & Co. ·Michael R. ·13.05.2011 15:51 ·14 Antworten

Ampelsteuerung mit Schematics Basys2

Sache hat, auf eigenen Wunsch ins Verderben rennen zu lassen. Man darf einem solchen erklärten Anfänger durchaus Alternativen vorstellen. Wenn er danach weiterhin Schaltpläne zusammenclickt und damit ans Ziel kommt, dann ist das ja auch schon was.

FPGA, VHDL & Co. ·Sebbowicz ·17.12.2014 13:29 ·36 Antworten

Zugriff auf PLL

einfach nicht so recht klar wie ich nun aber nun drauf zugreife. Ich muss ja das Package des FPGA am Anfang einbinden, damit der compiler weiss welchen FPGA ich nutze. Wie aber genau mache ich das bzw. welches Package binde ich da ein? Welche library nutze ich da? Es gibt da ja von Xilinx spezifisch eine

nun drauf zugreife. A. P. schrieb im Beitrag #3604705: > Ich muss ja das Package des FPGA am Anfang einbinden, damit der compiler > weiss welchen FPGA ich nutze Dann bin ich überzeugt, dass er aus der Software-Ecke kommmt und noch viel lernen muss. Als nächsten kommen dann Fragen nach Variablen

FPGA, VHDL & Co. ·Andi P. ·06.04.2014 17:02 ·10 Antworten

Bits aus Vektor wegmaskieren

gelöscht werden, zum Anderen muss dies am Ausgang des registers process_data passieren. Als VHDL Anfänger habe ich das folgendermaßen gelöst: [vhdl] if mask_ctrl > 0 then for i in 0 to DATA_WIDTH-1 loop if i < mask_ctrl then next_data(i) <= data(i); mask_data

vorliegende Beschreibung noch weiter hinsichtlich Fläche zu optimieren? Ich hoffe es kann mir als Anfänger jemand Tipps geben! Grüße Martin

FPGA, VHDL & Co. ·Martin Trummer ·16.08.2014 20:59 ·10 Antworten

Signal X_index has a multi source!

kostet wahrscheinlich zu viele Logikzellen auf meinem CPLD XC9275. bastelboy <= VHDL Anfänger -- ;-)

> bastelboy <= VHDL Anfänger Ah, jetzt ja... ;-) > kostet wahrscheinlich zu viele Logikzellen auf meinem CPLD Stimmt, da sind pro Taster etliche FFs im Spiel und du hast nur 1 FF pro Makrozelle. Aber ohne Eintakten mußt

FPGA, VHDL & Co. ·VHDL Anfänger ·10.09.2009 18:10 ·10 Antworten