Suchergebnisse für "anfaenger"

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3013 Treffer für anfaenger Suchergebnisse für "anfaenger"

Relevanz Datum
  • Thread

    Huffman-Dekoder in VHDL mit festen Wörterbuch

    Ich sehe im Moment zwei Möglichkeiten: 1) Implementierung vollständig in Logik (als FSM) Am Anfang steht ein Barrelshifter, welcher X Bits puffert und ein Signal zur Anforderung von neuen Daten raus gibt wenn der Buffer wieder gefüllt werden muss. Danach schaut man dann N Bits in den Bitstream

    könnten? Hast Du bei open cores schon geschaut? Ansonsten würde ich mit dem zweiten Ansatz anfangen. Der sieht auf den ersten Blick weniger fehlerträchtig aus. Duke

    FPGA, VHDL & Co. ·Marius S. · ·6 Antworten

  • Thread

    Verilog - Spielfeld

    Hallo, ich bin Anfänger in Verilog. Ich habe einen folgendes Problem. Ich habe eine VGA-Verbindung vom FPGA zum Monitor aufgebaut und eine LED, die ich per Taster ein- und ausschalten kann. Jetzt muss ich aber nicht nur

    Raba Zaher schrieb: > Das Gitter geht von Anfang bis zum Ende des Bildschirms, ich möchte > dieses aber begrenzen. Hat jmd ne Idee, wie ich das machen kann, > sodassdie Linie an einer anderen Position beginnt und nicht von 0. Du musst nur in

    FPGA, VHDL & Co. ·Zaher · ·6 Antworten

  • Thread

    Memory Controller DDR2 Port-Erweiterung

    diese Ports zu erweitern? Bevor du mit der Arbitrierung von mehreren Schreib/Lese-Datenpfaden anfängst, solltest du unbedingt zunächst einmal genau einen Schreib- und einen Lesepfad implementieren, um die Tücken des IP-Cores/deiner Logik kennenzulernen. Du könntest Daten durch den ganzen Adressbereich

    mache ich das, die schreibzugriffe sind zwingend sofort und das Lesen darf ein paar Takte später anfangen. Und wieso eigentlich 48MHz, man kann doch schön einen schnelleren Takt generieren und hat dann deutlich mehr Datenrate übrig.

    FPGA, VHDL & Co. ·Torsten Müller · ·11 Antworten

  • Thread

    Aus 250 Mhz input Clock 80 Mhz utput clock herauszabubern?

    umgehen kannst, dann solltest du dich hinsetzen und einen Schaltplan eingeben und mit dem Simulieren anfangen. Stand der Diskussion: Eingangsfrequenz : 250 MHz Teiler 1 : 2,5 Teiler 2 : 2,5 Zwischenfrequenz 1: 40 MHz Multiplikation 1 : 2 Multiplikation 2 : 2 Zwischenfrequenz

    FPGA, VHDL & Co. ·GS · ·37 Antworten

  • Thread

    von PCIe Board in PC Arbeitsspeicher schreiben

    das überhaupt nicht. Windows versucht verzweiflet den unbedarften vor sich selbst zu schützen. Am Anfang hast Du erwähnt, Du würdest mit Jungo arbeiten. Falls Jungo die Einbindung von Funktionen aus der Windows WDK erlaubt, würde ich versuchen Speicher in der gewünschten Größe aus dem Kernel non-paged

    Wenn man es 'richtig' machen will, wird es wirklich kompliziert. Vergiss nícht, ich habe schon am Anfang von ca. vier Wochen gesprochen. Wenn Du wirklich ein eigener Bonsai Treiber schreiben willst, damit Du z.B. den TLP Inhalt in einem Borland/VisualXxx Program sehen möchtest, hast Du einiges vor Dir

    FPGA, VHDL & Co. ·KDC · ·18 Antworten

  • Thread

    Maxwert eines Integer-Ranges

    Erinnerung: vor nicht allzulanger Zeit konnte ein Synthesewerkzeug mit /wait/ allgemein überhaput nichts anfangen.

    FPGA, VHDL & Co. ·Jean · ·33 Antworten

  • Thread

    dcf77 wie start finden????

    coder, ich möchte gerne ein signal, des dcf77 empfängers, verarbeiten. soweit ich weiß, wird der anfang durch 2 sekunden stille gekenntzeichnet. sekundenweise kommen signale (low(100ms) und high(200ms)), welche das zeit/datums-format übermitteln. diese daten später tzu verarbeiten stellt auch mein ziel

    "Mikrocontroller und Elektronik"-Forum. Dort wirst Du mehr Erfolg haben als hier. Ach ja...der Anfang wird durch 1s Pause gekennzeichnet.

    FPGA, VHDL & Co. ·Nicky Schrader · ·4 Antworten

  • Thread

    Synchroner Reset vom Flip Flop wird nicht verwendet

    der Reset Eingang benutzt? Ich habe auch mal mit verschiedenen VHDL schreibweisen rumprobiert. Anfangs sah mein Reset wie folgt aus: [vhdl]process begin wait until rising_edge(clk); if rst = '1' then -- perform reset else -- normal operation end if; end process

    im Beitrag #5070249: > Ich habe auch mal mit verschiedenen VHDL schreibweisen rumprobiert. > Anfangs sah mein Reset wie folgt aus: ... > Testweise habe ich dann auch noch folgendes ausprobiert: ... > Meiner Meinung nach sollten beide Varianten identisch sein Sieh dort die letzten paar Zeilen:

    FPGA, VHDL & Co. ·Sebastian V. O. · ·12 Antworten

  • Thread

    Do's und Do Not's

    in Berührung kommen eine kleine Hilfe aufwendige Fehlersuche zu vermeiden. Ich mache mal den anfang : (man möge mich korrigieren wenn ich quark-mist erzähle ...) Do Not : -------- process (...) begin if clk'event and clk = '1' and clk_enable = '1' then ... end if; end

    Designebenen geignet benennen, sodaß z.B: verbindende Signale auf der top level Ebene immer mit tl_ anfangen, in einem modul, daß z.B. uart realisiert, alle signale mit ua_. Richtungskritsche Signale , die Instanzen verbinden immer als "from-to", d..h. tl_data_mctrl_ram wäre ein top level Datensignal

    FPGA, VHDL & Co. ·TheMason · ·12 Antworten

  • Thread

    Ein FPGA für >100k ?

    Bitcoin-Mining-Maschinen waren durchaus FPGA-basiert. Für diejenigen, die bei *neuen* Kryptowährungen von Anfang an dabei sind, ist Zeit alles. Und wenn man den eigenen Miner eine Woche vor der Konkurrenz am Laufen hat, dann haben sich auch solche 100 kEur-FPGA schnell amortisiert. Wenn die Kryptowährung aber

    Bitcoin-Mining-Maschinen waren durchaus FPGA-basiert. Für diejenigen, > die bei neuen Kryptowährungen von Anfang an dabei sind, ist Zeit > alles. Und wenn man den eigenen Miner eine Woche vor der Konkurrenz am > Laufen hat, dann haben sich auch solche 100 kEur-FPGA schnell > amortisiert. Wenn die Kryptowährung

    FPGA, VHDL & Co. ·Elektrokurt · ·12 Antworten

  • Thread

    USB als oscillator

    danke herr miller danke herr dirk .ich habe alles jetzt verstanden . das forum ,die anfänger ,brauchen leute wie ihr .danke nochmal

    FPGA, VHDL & Co. ·Carlos Josef · ·25 Antworten

  • Thread

    Einfaches CPLD-Beispiel für Xilinx?

    Logic-Analyser-Implementierungen > hier an, die laufen ja auf CPLDs. Klingt, als wäre es für den Anfang eine Nummer zu groß zum Überschauen. Etwas, was noch in ein XC9536/9572[XL] passt, ist mir für den Einstieg schon lieber.

    FPGA, VHDL & Co. ·Jörg W. · ·34 Antworten

  • Thread

    Core Generator für RAM benutzen

    es haben, für RAM explizit die > herstellerspezifischen Primitiven zu verwenden? Für einen Anfänger, der sich noch mit der Instanziierung einer Komponente schwertut, ist die Nutzung des IP-Generators imho schlicht einfacher umzusetzen. Die mangelnde Portierbarkeit stellt bei diesen Randbedingungen

    haben, für RAM explizit die >> herstellerspezifischen Primitiven zu verwenden? > > Für einen Anfänger, der sich noch mit der Instanziierung einer > Komponente schwertut, ist die Nutzung des IP-Generators imho schlicht > einfacher umzusetzen. > > Die mangelnde Portierbarkeit stellt bei diesen

    FPGA, VHDL & Co. ·Leon L. · ·9 Antworten

  • Thread

    PWM LED, ab 50% keine Änderung sichtbar

    >die Kapazität der LED Wird diese denn in Serrrichtung betrieben? Wenn Du soo anfängst, musst Du die Zuleitungsinduktivitäten auch noch mit einberechnen. Möchtest Du das?

    FPGA, VHDL & Co. ·Michael · ·30 Antworten

  • Thread

    keine Variablen - case anweisung

    Hallo, ich bin VHDL-Anfänger und habe eine Frage. Wie ich in einem anderen Thread gelesen habe sollte man mit Variablen sparsam umgehen. Auf der anderen Seite finden Signal Zuweisungen immer erst am Ende eines Prozesses statt

    allerdings nicht der Q-Ausgang sondern der D-Eingang). Wie Lothar hier zurecht immer schreibt, als Anfaenger wirst du fuer deine Problemstellung _keine_ Variable brauchen. Und als Fortgeschrittener koenntest du deine Variable ganz einfach durch ein concurrent Statement ersetzen. Und bzgl. concurrent

    FPGA, VHDL & Co. ·synthese · ·10 Antworten

  • Thread

    Differential clock in UCF, FRAGE

    connect directly to top-level port) ); [/vhdl] So ganz klappt das nicht, bin aber auch anfänger. Kann mir jemand sagen wo ich den Fehler mache? und wie muss ide ucf. ausschauen? Gruß Danke

    n eingang geben. Das müssen 2 zueinandergehörende, aber unterschiedliche Pins sein. Und ganz am anfang schreibst du doch was vom MASTERCLK_N und MASTERCLK_P... Also eher so: [vhdl] entity Test is Port ( MASTERCLK_P : in STD_LOGIC; MASTERCLK_N : in STD_LOGIC; reset :

    FPGA, VHDL & Co. ·Gast · ·10 Antworten

  • Thread

    Ein Dschungel von Timing Problemen nach der Synthese

    Refresh-Signal tut es auch ein Flipflop mit Clockenable." kann ich damit in der Theorie zwar etwas anfangen, aber wie ich das in vhdl mache (ein eigener Prozess, der auf rising_edge(clk) reagiert und das Signal zuweist? kann ich fürs rücksetzen des signals, ebenfalls wieder flankengesteuert den wert des

    Refresh-Signal tut es auch ein Flipflop mit >>Clockenable." >kann ich damit in der Theorie zwar etwas anfangen, aber wie ich das in >vhdl mache (ein eigener Prozess, der auf rising_edge(clk) reagiert und >das Signal zuweist? kann ich fürs rücksetzen des signals, ebenfalls >wieder flankengesteuert den wert

    FPGA, VHDL & Co. ·Matthias · ·13 Antworten

  • Thread

    Fehlererkennung ab 1 Datenbyte

    niemand übel nehmen. Als Antwort zu diesem Vorwurf kann man auch behaupten, dass hier jede Menge Anfänger Ihre oftmals viel zu komplizierten und irrigen Vorstellungen präsentieren und dann beleidigt sind, wenn man sie auf Fehler und Alternativen hinweist. Wie in der Medizin ist ein ganzheitlicher Ansatz

    FPGA, VHDL & Co. ·Iulius · ·44 Antworten

  • Thread

    Brauche dringend Hilfe mit 4Gewinnt

    not f_multiplex; end if; end if; end process; --////////Matrix Ausgabe Anfang////////// process variable x : integer range 0 to 7 := 1; constant spaltenAnz : integer range 0 to 10 := 7; begin wait until rising_edge(f_multiplex); --

    schon mal drüber gescrollt und deinen unangebrachten Senf dazu abgegeben. Das ist doch schon mal ein Anfang. Gruß Patrick

    FPGA, VHDL & Co. ·Denis · ·15 Antworten

  • Thread

    VHDL file seek

    entnimmt. Das Läuft so weit. Jetzt will ich ein RESET integrieren und hier müsste das File wieder von Anfang an beginnen. VHDL hat leider kein seek so weit ich weiss. Hat jemand eine Idee wie so was gehen kann? Ich poste meine aktuelle Lösung hier. Bin gespannt, ob es eine Lösung gibt. [vhdl] signal

    damit klar... ;-) > Jetzt will ich ein RESET integrieren und hier müsste das File wieder von > Anfang an beginnen. Probiers mal mit file_close und file_open: http://stackoverflow.com/questions/19184087/how-to-read-from-a-specific-line-from-a-text-file-in-vhdl http://stackoverflow.com/questions/32267035

    FPGA, VHDL & Co. ·René D. · ·11 Antworten

  • Thread

    Verständnisfrage: SW->PicoBlaze->HDL->FPGA

    Zeile "LOAD s0, switches" lädt das Register s0 mit der Konstanten Oh, das ist nun wirklich ein Anfänger-Fehler. >Nur wirklich zählen kann man da nichts sehen. Ja, das war mir denn doch klar. An den LEDs habe ich deswegen mit dem Oszi gemessen, ohne nennenswertes Ergebnis. Gestern habe ich immerhin

    läuft heute nicht mehr, obwohl ich nichts verändert habe und inzwischen sogar alles nochmals von Anfang an neu aufgezogen habe. Auch "Cleanup Project Files" habe ich nicht vergessen und mit einem zweiten Starter Kit gegengetestet. Vielleicht sollte ich diesen Job aufhgeben. Viele Grüße Petra

    FPGA, VHDL & Co. ·Petra K. · ·11 Antworten

  • Thread

    RGB LED Matrix mit FPGA?

    Hallo, ich bin in Sachen FPAG noch ganz am Anfang und lerne gerade autodidaktisch mit nem Xilinx S3AN StarterKit und folgenden beiden Büchern: VHDL-Snythese Entwurf digitaler Schaltungen und System von Reichardt und Schwarz FPGA Prototyping by

    für meine Aufgabenstellung auch so etwas zeichnen würde da aber ungern mit PowerPoint oder Paint anfangen!? Besten Dank, Pepe

    FPGA, VHDL & Co. ·Pepe · ·11 Antworten

  • Thread

    spartan 3a beispielprojekt

    LED's auf dem Board steuert, zur Verfügung stellen, damit ich einen Einstieg habe. Grüsse der Anfänger

    Laufen zu bekommen und jetzt klappt es, vielen Dank für die schnelle und gute Hilfe. Gruss der Anfänger

    FPGA, VHDL & Co. ·anfänger · ·9 Antworten

  • Thread

    was haltet ihr von diesem Board?

    nur zur Spannungsversorgung, also muss man sich noch einen USB-Blaster dazu kaufen um was damit anfangen zu können. Ansonsten muss man das wirklich alles erraten. Das Ding hat offensichtlich GPIO Pins, LEDs, Siebensegment-Anzeige, Piepser und Taster. Anscheinend eine serielle Schnittstelle mit Pegelwandler

    anscheinend auch mal (noch?) SRAM gebaut haben. SDRAM ist aufwendiger anzusteuern. Da sollte man sich als Anfänger an fertige Cores halten. Aber wir wissen nicht, was wirklich auf dem Board ist.

    FPGA, VHDL & Co. ·Michael Skropski · ·14 Antworten

  • Thread

    DCMs kaskadieren!?

    Überlegung bei mir, das im StartUp Moment des FPGAs alle Clocks mit der pos. Flanke gleichzeitig anfangen sollen, um ebend einen sauberen StartUp zu haben. Also muss ich irgendwie das Locked Signal verwenden. Meine Überlegung war folgende: Ich lese eine 100MHz in eine DCM(DCM_1) ein. Das Locked-Signal

    Na, na, nach etwas über einer Stunde schon anfangen zu quengeln?

    FPGA, VHDL & Co. ·Cihan Kalayci · ·6 Antworten

  • Thread

    Einsicht von optimierten Booleschen Formeln.

    LatticeAnfänger schrieb im Beitrag #3019178: > Kann ich den Output nach der Optimierung irgendwo einsehen? Im RTL-Schaltplan. Sihe den https://www.mikrocontroller.net/topic/228225#2309901 LatticeAnfänger schrieb

    LatticeAnfänger schrieb im Beitrag #3019178: > Angenommen, ich habe eine VHDL-Datei mit einer ganzen Menge > von (kürzeren und längeren) Booleschen Formeln, die aber > nicht optimal geschrieben sind und ich möchte

    FPGA, VHDL & Co. ·LatticeAnfänger · ·6 Antworten

  • Thread

    Register initialisieren/Reset

    eines ASNYC ist. Allerdings Versteht die Synthese beides. Wäre es nicht denkbar das Signal am Anfang mit := "0" zu initialisieren und somit komplett den Reset zu vergessen? Gruß, Ole

    Ole W. schrieb im Beitrag #7670719: > Wäre es nicht denkbar das Signal am Anfang mit := "0" zu initialisieren > und somit komplett den Reset zu vergessen? Ja, wäre es. Aber Vorsicht: Für FPGAs (bspw. von Xilinx) funktioniert das und das Tool unterstützt es, die Initialwerte

    FPGA, VHDL & Co. ·Ole W. · ·4 Antworten

  • Thread

    Beschreibung eines Srams Fehler in VHDL-Code?

    überschaubar. Das nächste Projekt dann nicht mehr. Hier ist Deine Testbench noch trivial. Für den Anfang reichen ein paar Stimuli. Lupensucher schrieb im Beitrag #2758515: > Sollte > es wirklich ein problem mit synthesegerechten Code sei hilft dir eine > simu nicht weiter, Ja und wenn es funktionaler

    Fehler erfassen, den hier genannten bspw. nicht. Ist auch nicht der einzige im Code. Und gerade bei Anfängern ist mindestens ein Synthesefehler im Code. Dazu kommt meist ein weiterer im UCF. Und dann noch zwei in der Beschaltung. Ich bin ja nicht gegen behavorioul Simulation, aber manche Fehler findet

    FPGA, VHDL & Co. ·Mike · ·26 Antworten

  • Thread

    Programmieren XCF02s schlägt fehl (Spartan 3 selbstgebautes Board)

    6: Capacitor Value Percentages for a Balanced Decoupling Network" sind ja Empfehlungen (für den Anfang) wie viele Cs prozentual für die VCC* verwendet werden sollten. Bei der Rechnung werden VCCs gleicher Spannungen addiert um die gesamt Anzahl zu ermitteln. 3.3v benutze ich für alle VCCIO Pins sprich

    FPGA, VHDL & Co. ·egon · ·53 Antworten

  • Thread

    Frage zu VHDL Programm

    wie kommst du drauf dass state sich nie ändern wird wenn state = nextstate am anfang gilt?

    >wie kommst du drauf dass state sich nie ändern wird wenn state = >nextstate am anfang gilt? Weil nach allem was ich bisher gelernt hab (zugegebenermßen nicht viel) der untere Prozess nur aufgerufen wird wenn "state" sich ändert. Das passiert aber nicht wenn state = nextstate ist.

    FPGA, VHDL & Co. ·Karl · ·9 Antworten

  • Thread

    Generic FDR

    Im Anhang habe ich den ganzen Code gepostet. Schon mal vielen, vielen Dank für Eure Hilfe. Aller Anfang ist schwer.... Sebastian.

    für die Simulation sollte die Library UNISIM nicht auskommentiert sein (s. Kommentar am Anfang des Files).

    FPGA, VHDL & Co. ·Sebastian · ·9 Antworten

  • Thread

    Fehler bei der Synthese

    > 32768MHz Fast 33GigaHertz. Das ist mal wirklich schnell... :-o Aber 64MHz dürften auch für Anfänger problemlos machbar sein. > Ich brauche einen schnelleren Takt (2 Facher wird auch reichen) für die > Prozesse. Warum? > Die PLL generiere ich mit der IPExpress, als Component rufe ich sie

    FPGA, VHDL & Co. ·Neuling · ·28 Antworten

  • Thread

    FT600 FIFO Bus Master VHDL

    allerdings fuer den FT2223H, der hat nur 8 Datenleitungen und etwas andere Kontrollsignale. Aber ein Anfang immerhin. Ich brauche ja auch nicht alles zu implementieren, wenn ich den sync fifo 245 mode erstmal mache, bin ich schon froh.

    FPGA, VHDL & Co. ·Mark W. · ·28 Antworten

  • Thread

    Frage zu VGA to PAL konverter

    von irgendwelchen treibern die z.B. unter xp garnicht mehr funktionieren will ich garnicht erst anfangen. Hatte da auch ne schaltung wo man einfach 2 oder 3 widerstände und nen transistor zwischen vga und scart hängt und mit irgendnem treiber das pal signal simuliert, aber das hat nie wirklich funktioniert

    NTSC doppelter Zeilenfrequenz schalteten. Daraus wurde dann mit einem vergleichsweise einfachen und anfangs separaten Chip mit internem Speicher für 1-2 Zeilen das PAL/NTSC Signal abgeleitet.

    FPGA, VHDL & Co. ·Grobi · ·10 Antworten

  • Thread

    einige Fragen zur Codierung mit VHDL

    Hallo Jürgen Vielen Dank für Deine Hinweise! Nun habe ich mal ein paar Schlagworte für den Anfang. 5MHz klingt ja sehr gut! Den Grundgedanken kann ich nachvollziehen. Wie man so eine Funktion nutzen kann, da stehe ich noch komplett neben den Schuhen:) Kennst du vielleicht einen guten Link zu einem

    Hallo Jürgen Vielen Dank für Deine Mühe! Ich kann damit ehrlich gesagt noch nicht viel anfangen:) Den Code kann ich zwar nachvollziehen, ich muss aber zuerst mal herusfinden wie mit Quartus ein einfaches Projekt anlegen, compilieren und simulieren kann. Vhdl code habe ich, allerdings nur die

    FPGA, VHDL & Co. ·G. B. · ·10 Antworten

  • Thread

    Frage zu SDRAM

    möchtest, dürften viele mögliche Probleme und Fallstricke auf Dich nicht zutreffen. Bevor Du aber anfängst möchte ich Dir zumindest die Dokumentation zum MIG ans Herz legen. Diese ist erstaunlich gut und gibt auch Auskunft, warum gewisse Dinge im Core für bestimmte FPGA Familien unterschiedlich gelöst

    FPGA, VHDL & Co. ·Rene B. · ·55 Antworten

  • Thread

    ich weiss nicht was ich genau machen soll

    Tja, beim nächstem Mal eher anfangen. Der Schmerz muss jetzt sein, das ist (hoffentlich) der Lerneffekt. MfG Falk

    holen und nicht um ganze Aufgaben gelöst zu bekommen. Da muss ich Falk rechtgeben einfach eher anfangen und nicht "beleidigt" sein wenn keiner die Aufgabe für DICH löst.

    FPGA, VHDL & Co. ·pedro · ·11 Antworten

  • Thread

    VHDL: umständlicher Code?

    Hier hat mir der Simulator dann diverse Us und Xs im Schieberegister gezeigt, obwohl der Reset am Anfang ja eigentlich das shiftregister sauber ausnullen sollte. Packe ich alles Handling in ein relativ umständlich anmutendes case-Statement in einem Prozess, funktioniert es wie gewünscht. Wie würde

    hat mir der Simulator dann diverse Us und Xs im Schieberegister > gezeigt, obwohl der Reset am Anfang ja eigentlich das shiftregister > sauber ausnullen sollte. Du treibst da ein Signal aus mehreren Quellen. Denn ein Prozess beschreibt Hardware. Ein zweiter Prozess beschreibt ebenfalls Hardware.

    FPGA, VHDL & Co. ·Jörg W. · ·16 Antworten

  • Thread

    64/128 Bit Softcore

    Die Entwickler von RISC-V hatten anfangs als Spielerei in die Spec geschrieben, dass man neben 32 und 64 Bit auch eine 128 Bit-Implementation machen könnte, wenn man denn wollte. Daraufhin wurden sie mit Anfragen so lange zugeschissen, bis

    FPGA, VHDL & Co. ·Andreas U. · ·50 Antworten

  • Thread

    Billiges FPGA Board wegen Bitcoin Hype

    kauft, aber vielleicht kann man damit was verdienen. Selber kann man natürlich auch was damit anfangen, klar. Leider haben diese Mining Boards keinen RAM und nicht viele Schnittstellen, meist nur UART. Aber es gibt welche die zumindest viele IOs auf Kontakte geroutet haben die man verwenden kann. Leider

    FPGA, VHDL & Co. ·Matthias · ·34 Antworten

  • Thread

    Wortaufteilung in 2 Wörtern

    Hälfte ausgegeben werden, usw. Leider habe ich damit große Probleme, die Simulation hat am Anfang jeweils zwei undefinierte Signale, danach läuft es fast fehlerfrei weiter. Könntet Ihr mir dabei helfen und ein Grundgerüst für solch ein Modul posten? Vielen, vielen Dank, Frank

    >die Simulation hat am Anfang jeweils zwei undefinierte Signale Das ist an sich nicht schlimm und kann mit einer Defaultzuweisung problemlos umgangen werden. Z.B. so: signal ausgang : std_logic_vector(7 downto 0) := (others=

    FPGA, VHDL & Co. ·Frank · ·12 Antworten

  • Thread

    Signal von Drehgeber nicht erkannt

    der ganze "dreh.vhd"-Teil nicht. Ohne "BTN.vhd" funktioniert der Drehgeber. Ich bin noch Anfänger in Sachen VHDL und weiß mir grad nicht mehr zu helfen :( Wäre nett, wenn mir jemand weiterhelfen würde! MfG Lisa

    So, erst mal danke für den Code! Das Simulieren hat etwas länger gedauert bei mir...aller Anfang ist schwer! In der Simulation hat mein ursprünglicher Code allerdings funktioniert. Habe deinem Code noch ein constraints-file zugefügt und das ganze mal auf mein Board gespielt => Tut sich auch

    FPGA, VHDL & Co. ·Lisa N. · ·9 Antworten

  • Thread

    Wie bekomme ich mein Programm in den FPGA?

    Fehlermeldung und gleich danach noch eine Speicherexception(siehe Bild im Anhang). Könnt ihr etwas damit anfangen? Also ich nicht. Dieses ISE überfordert mich im Moment einfach, da es ein riesiges Programm ist und ich nicht wirklich viel damit anfangen kann. Kann der Fehler vielleicht darin liegen, dass ich

    FPGA, VHDL & Co. ·Daniel R. · ·9 Antworten

  • Thread

    CRC32 Werte mit dem CRC Wizard im Core Generator

    Alle Register werden am Anfang auf 0 gesetzt. In Matlab wird die umgekehrte Reihenfolge noch getestet, also 0x2000000040. Das Ergebnis ist 0x37E371D8. Das scheint nicht mit dem Endieness zu tun. Gruss Owen

    Owen Senmeis schrieb im Beitrag #3062727: > Alle Register werden am Anfang auf 0 gesetzt. Setze mal alle Bits testweise auf '1'. Duke

    FPGA, VHDL & Co. ·Owen Senmeis · ·8 Antworten

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    Einfache Schaltung mit PALCE22V10H - Wie?

    Hallo und Guten Morgen! Wie schon im Betreff gesagt ist, möcht ich (Anfänger mit PLD`s) eine einfache Logikschaltung mit einem PLD vom Typ PALCE22V10H realisieren. Der Pin 11 soll der einzige Eingang sein und Pin 18 der einzige Ausgang. Der Ausgang soll vom Signalpegel

    Bits sind mit zunehmender Komplexität der Bausteine immer uninteressanter geworden. Und ganz zu Anfang der Technik waren sie schlichtweg Geheimsache. Du könntest evtl. ein Design aufbauen, in dem einmal die Funktion mit drin ist und einmal nicht. Und dann versuchen, darauf aufzusetzen. Aber einfach

    FPGA, VHDL & Co. ·Manfred S. · ·5 Antworten

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    Update auf ISE 11.4 unter Linux

    Ich habe in in /etc/init.d/boot.d/S11boot.localfs die Zeile mount usbfs gleich an den Anfang dieser Datei geschrieben. Am Ende wird udev geladen dann muss spätestens das usbfs gemountet sein. Jetzt stimmt auch lsusb und die LED auf dem Board wird auch zu geschaltet. Nur Impact zickt

    FPGA, VHDL & Co. ·Max · ·52 Antworten

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    XST und File I/O

    Nein. Der Synthesizer kann einfach nur nichts mit /dynamischen/ Grenzen bei einer for-Schleife anfangen. Das braucht er im restlichen Leben auch nie... Daniel R. schrieb im Beitrag #3859636: > "Loop body will iterate zero times" Gleicher Fall: der Synthesizer kann nichts mit /variablen/ Grenzen bei einer for-Schleife anfangen... Das steht aber ganz klar&deutlich im bereits des öfteren erwähnten XST Users Guide: [pre] VHDL For-Loop Statements XST supports VHDL for-loop statements for: • Constant bounds ... [/pre

    FPGA, VHDL & Co. ·Daniel R. · ·13 Antworten

  • Thread

    Xilinx FFT IP-CORE wie ansteuern?

    wie schließe ich die IP funktionell an? Abgesehen, dass ich mit dem Config-Anschluss nichts anfangen kann, weil ich das nicht brauche, ist mir nicht klar, was der AXI-Bus dort soll. Die FFT wurde bisher im Stream-Mode benutzt und mit jedem Takt ein Datum eingeschoben. Nach etwas Delay kam dann das

    Hohewart schrieb im Beitrag #6961735: > Abgesehen, dass ich mit dem Config-Anschluss nichts anfangen kann, weil > ich das nicht brauche, ist mir nicht klar, was der AXI-Bus dort soll. > Die FFT wurde bisher im Stream-Mode benutzt und mit jedem Takt ein Datum > eingeschoben. Nach etwas Delay kam

    FPGA, VHDL & Co. ·Hohewart · ·13 Antworten

  • Thread

    OR Gate Problem

    Hello All! ich als Anfänger und noch probleme mit VHDL Sprache habe, möchte ich mich hier informieren. Meine frage lautet: ist es richtig, dass ich so schreibe: signal1 OR signal2 OR signal3...or signal11,wenn ich 12 Signale

    Danke für den Hinweis.Ich sollte mit signal0 anfangen stimmt?:-) Dies Problem ist schon gelöst.FOR loop vewendung

    FPGA, VHDL & Co. ·Samhaw Jordo · ·8 Antworten

  • Thread

    SPI (Slave) und einsynchronisieren

    VHDL Anfänger schrieb im Beitrag #3067676: > Wie ist es am sichersten/besten? Das kann pauschal nicht beantwortet werden. Es kommt auf die Anforderungen an dein SPI an. Wenn du ein sehr schnelles SPI realisieren

    VHDL Anfänger schrieb im Beitrag #3073388: > muss ich alles zum SysClock synchronisieren Ja. > und Flankenerkennung für diese Signale einbauen, das diese signale > nur einen Clock High sind und danch wieder

    FPGA, VHDL & Co. ·VHDL Anfänger · ·5 Antworten