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Richtige VHDL Syntax

VHDL Anfänger schrieb im Beitrag #1872508: > [vhdl] > signal counter : STD_LOGIC_VECTOR (21 downto 0); > > > > > > > blink_led <= '1' when ((unsigned(counter(21 downto 19)) < 3) and counter(

VHDL Anfänger schrieb im Beitrag #1872508: > blink_led <= ((counter(21 downto 19) < 3) and counter(18)); 1. du kannst nicht einfach so einen Vektor mit einer Zahl vergleichen 2. aus einem Vergleich kommt als

FPGA, VHDL & Co. ·VHDL Anfänger ·27.09.2010 14:56 ·5 Antworten

Verilog Syntax

ein Ausgang sein soll. Für jede Hilfe bin ich dankbar (ich denke, man merkt, dass ich noch am Anfang stehe) MfG, Sivas!

zum Eingang wird)? Genau so ist es. > Mir kommt das so furchtbar vage vor... Ja, ging mir anfangs auch so. Aber das ist genau die Semantik eines FFs: Übernehme den Wert des Eingangs an den Ausgang, sobald eine steigende Taktflanke kommt. Genau das beschreibt das zweite always-Statement in Deinem

FPGA, VHDL & Co. ·Sivas Jel ·09.03.2017 16:54 ·9 Antworten

MaxII und die reprogramming cycles. Gibt es da eine Lösung?

Digi führt ihn wohl noch nicht. Welchen Lattice-Stein könntet ihr mir denn empfehlen? Für den Anfang würde ich gerne erst einmal auf das Budget schauen, also Preiswert. 3,3V tolerant muss er sein, sonst wirds umständlich. IOs können minimal sein. Gibt es da günstige Programmer? Mit Gruß Mike

Automotive und Mil erhältlich. > > Welchen Lattice-Stein könntet ihr mir denn empfehlen? Für den Anfang > würde ich gerne erst einmal auf das Budget schauen, also Preiswert. 3,3V > tolerant muss er sein, sonst wirds umständlich. IOs können minimal sein. > Gibt es da günstige Programmer? Hol

FPGA, VHDL & Co. ·Mike ·13.01.2015 07:08 ·10 Antworten

32-Bit parallel IO Pulse Generator mit FPGA lösbar?

VHDL-Newbie in einem rel. kurzen Zeitrahmen erlernen? Was heißt hier kurz oder lang? Du mußt am Anfang bei FPGAs eine andere /Denkweise/ erlernen. Nicht mehr in sequentiellen Abläufen, sondern eher in Logik und Flipflops. Dann kannst du deine 2 Aufgaben bearbeiten: 1. die Zähler/Pulserzeuger und 2

seit 10 jahren eingefleischter > C-Programmierer und tu mir da sehr leicht. Und genau da sitzt am Anfang das Problem. FPGAs und C-Programmieren sind zwei völlig unterschiedliche Welten. Das ist die andere Denkweise, die Lothar angesprochen hat. Beim FPGA läuft alles parallel, gleichzeitigt (und synchron

FPGA, VHDL & Co. ·Trick42 ·11.03.2009 15:23 ·10 Antworten

Flanke in langer Variable suchen

ns. Dann würde ich gleich mal ein paar Häppchen untersuchen mit einer Abfrage, ob der Pegel am Anfang und Ende z.B. einer 20er-Sequenz gleich ist. Falls nicht, dann lohnt es sich, die weiter zu untersuchen. Wie oft kommt so ein Paket rein? Musst du das Ergebnis "sofort" haben, oder kannst du die

FPGA, VHDL & Co. ·Beni ·23.05.2013 00:34 ·36 Antworten

einfache VHDL-Datei um Daten in Register zu speichern und wieder auslesen

Hallo, ich bin Anfänger und bin auf der Suche nach einer möglichst einfachen Anleitung wie ich mit Quartus II (unter Verwendung von VHDL) Daten einfach abspeichern kann und diese wieder auslesen kann. Vielleicht kennt

hier keine Pin-Zuordnung, da es intern im FPGA gespeichert wird? Sorry ich bin nunmal absoluter Anfänger.

FPGA, VHDL & Co. ·KM45 ·24.10.2016 23:33 ·8 Antworten

Schieberegister PISO Probleme mit der Ausgabe

unnötig, weil im echten Leben ein Resettaster niemals gedrückt wird. Nur vermurkste Designs und Anfänger brauchen sowas. BTW: deine Simulation ist /FALSCH/, weil die Sensitivliste nicht komplett ist. Da fehlen enablesync und reset_sr. Deshalb ist der Screenshot auch teilweise so schön synchron zum

Ich habe auch diesen Betrag von Lothar Miller gefunden. https://embdev.net/topic/348169 Ganz am Anfang meines Post habe ich es doch so ähnlich gemacht.

FPGA, VHDL & Co. ·Vicky M. ·30.04.2018 13:03 ·18 Antworten

Berechnung einer Frequenz aus constant-std_logic_vector

eigentlich, dass ein Chinese für seine Tonleiter eine in > Europa gängige Skala nimmt? Davon war ich anfangs ausgegangen. Aber auch wenn ich nichts genaueres finden konnte, gehe ich mal davon aus, dass das nicht so ist. Ich habe etwas davon gelesen, dass die so genannte Vierteltöne haben, welche wir

Ihnen gepostete link gut dafür eignen. Nun ist die Frage, wie ich das zusammen bringen soll? Als Anfänger würde ich nun beide Codes zerpflücken und in eine gemeinsame Entity & Architecture zusammenfügen. Jedoch würde es mich wundern, wenn dies nicht auch professioneller ginge. Über Ansätze würde ich

FPGA, VHDL & Co. ·Alex O. ·11.06.2014 15:47 ·11 Antworten

Mehrere BRAMs parallel

noch eine Daten-Synchronisierung mit ein. An deiner Stelle würde ich mal bei 1MHz oder etwas mehr anfangen und dann bei deinem Drahtverhau max. bis 50MHz gehen.

FPGA, VHDL & Co. ·Gustl B. ·24.05.2013 16:00 ·37 Antworten

Hilfe! MODELSIM: error: Library not found

Ach ja, hier nochmal der Anfangs-Code aus "MEMORY.vhd" [vhdl] (07) library IEEE; (08) use IEEE.std_logic_1164.all; (09) -- synopsys translate_off (10) library xp; (11) use xp.components.all; (12) -- synopsys translate_on

FPGA, VHDL & Co. ·Steffen H. ·22.12.2010 19:34 ·37 Antworten

[S] Aktuelle FPGA's im Nicht-BGA Gehäuse

damalige Verhältnisse sehr anständige Qualität für kleines Geld bot. Mentor Graphics hingegen setzte Anfang der 80er Jahre auf Apollo-Workstations, später auf Suns. Als ich um 1988 herum das DESY besuchte, wurde mit auch stolz die CAD-Abteilung gezeigt, in der ein selbstentwickeltes EDA-System auf Sun

FPGA, VHDL & Co. ·Johannes K. ·16.12.2020 12:37 ·37 Antworten

Lockerer Counter auf VHDL

V8; ####################################### V8 ist ein Switch auf dem Board. Weil ich ein Anfänger bin, weiß ich nicht wie ich das Clock langsamer machen kann, damit ich das Signal auf den LEDs sehe (natürlich kann man 50 MHz nicht sehen auf LEDs". Also, ich wollte dass ich mit jeder Änderung von

synchronous reset (active high) else end if; end if; end process seq_p; [/vhdl] Am Anfang würde ich Dir vielleicht raten, Dich auf sequentielle Prozesse zu beschränken. Im Allgemeinen wird im Moment empfohlen bei einem sequentiellen Prozess einen synchronen Reset zu verwenden. Gruß,

FPGA, VHDL & Co. ·Samer Afach ·24.09.2011 13:01 ·18 Antworten

4x4 Matrix Tastatur am FPGA

herumhampelst, hättest du das ein paar Mal auf Lochraster aufbauen können. Aber dazu musst du einfach mal /anfangen/.

FPGA, VHDL & Co. ·Organist ·19.08.2018 19:46 ·60 Antworten

FPGA+SDRAM+PIC Fragen

wo der Triggerzeitpunkt sein soll, der Zählerendwert berechnet. Also soll der Triggerzeitpunkt am Anfang sein, so ist der Zählerendwert=Adresse_Trigger - 1. Soll er in der Mitte sein, so ist der Zählerendwert=Adresse_Trigger - (N/2) - 1. Dieser wird gespeichert. Wenn der Zähler an diese Adresse kommt,

der Triggerzeitpunkt im RAM liegt, er fängt einfach bei 0 an. Er weiß, dass der Trigger z.B. am Anfang oder in der Mitte ist. Ist die Anzeige der Bits 1000 Pixel breit, so kann der PIC 1000 gleichverteilte Werte lesen. Bei einem Zoom von 2x, kann der PIC 1000 Werte aus z.B. der ersten Hälfte des RAMs

FPGA, VHDL & Co. ·Michael Skropski ·19.08.2014 23:30 ·7 Antworten

Matrix elemente Ausrechnen

Hallo, Ich bin ein Anfänger in VHDL und bin gerade dabei die elemente einer (4*4)Matrix auszurechen. Ich hab zwei Arrays x und y jeweils aus 32 elemente, und muss z.B. Summe(x^2 * y), Summe(x^4), ... (die Elemente könnt

einen Spezialfall der Leibniz-Formel. Jihad Alayan schrieb im Beitrag #2969834: > Ich bin ein Anfänger in VHDL und bin gerade dabei die elemente einer > > (4*4)Matrix auszurechen.

FPGA, VHDL & Co. ·Jad A. ·22.02.2013 10:34 ·9 Antworten

VHDL-Code strukturieren (Untermodule) Aber WIE?

uns an der FH keinen VHDL-Kurs gab! Kauf dir Reichardt/Schwarz VHDL-Synthese, das Buch ist zum anfangen und nachschlagen ideal (nach wie vor).

gleich mal an die Sache ran machen:) >Kauf dir Reichardt/Schwarz VHDL-Synthese, das Buch ist zum anfangen und >nachschlagen ideal (nach wie vor). Das habe ich mir am Wochenende bei Amazon bestellt - aber trotzdem DANKE für den Tip!

FPGA, VHDL & Co. ·Boris M. ·02.02.2009 16:22 ·9 Antworten

Mit CPLD Audio von EEPROM über R2R als D/A Ausgabe (Schematic)

frißt dich. Das war's dann. Mal im Ernst: Eine Sinn-Nutzen-Kosten-Abschätzung am allerersten Anfang wäre dringendst vonnöten. W.S.

FPGA, VHDL & Co. ·bernd r. ·01.05.2014 12:18 ·27 Antworten

Xilinx 7-Series Konfigurationspins verwenden?

Firmware Update am SPI Flash ohne JTAG machen will. Ist aber dann schon relativ speziell und könnte Anfänger noch mehr verwirren...

Christian R. schrieb im Beitrag #5675050: > Ist aber dann schon relativ speziell und > könnte Anfänger noch mehr verwirren... Das stimmt auch wieder. :-)

FPGA, VHDL & Co. ·Gustl B. ·30.12.2018 15:29 ·8 Antworten

FIR parallel und seriell braucht zu viele LUTs.

verwendet oft die Höhe, aber auch die Fläche unter dem Impuls entspricht der Energie. Das sind ja am Anfang Stromimpulse, eigentlich will man Ladungen zählen. Ja die Zeit ist wichtig, darum habe ich mich in den letzten Jahren gekümmert (noch ohne eigenen ADC). Jetzt wird zu jedem Impuls die Energie mit

FPGA, VHDL & Co. ·Gustl B. ·01.10.2019 00:55 ·46 Antworten

fft analyse mit Frequenzspektrum

sieht glaub ich nicht so sinnvoll aus oder kann man damit was anfangen? die sinuswelle ist der eingang der fft (imaginärteil leer) und reaus und imraus die ausgänge.

FPGA, VHDL & Co. ·Peter ·27.09.2010 12:41 ·28 Antworten

CPLD lässt sich nicht "im Betrieb" programmieren

Hallo, Ich habe hier Probleme damit einen XC9572XL zu programmieren. Am "Anfang" des Designs ging das noch problemlos. Aber sobald das Design jetzt größer wurde*, schlagen längere Befehle, wie Erase, Program, Verify oder Readback im iMPACT fehl. "Get Device Id" funktioniert

sich ja tatsächlich irgendwo noch ein Problem auf dem Layout. Ich weiß nur nicht so recht, wo ich anfangen soll zu suchen. Komisch finde ich, dass Xilinx den IDCODE-Loop Test vorschlägt um herauszufinden, wie viel System Noise so vorhanden ist. Selbst mit 100.000 Iterationen (Knapp 53 Sekunden) ist

FPGA, VHDL & Co. ·Simon K. ·31.05.2012 21:20 ·10 Antworten

VHDL InOut Ports

seine Simulation sicherer machen (den (Eingangs-)Record in die Sensitivliste und gut is). Der Anfänger lernt so aber gar nicht, was eine /unvollständige/ Sensitivliste bewirken kann. Wehe, wenn er dann mal ein "altes" Design in die Finger bekommt und ändern muss. Und er lernt nicht, dass Hardware /

Naja, wir hätten als bidirektionalen Bus immerhin noch den zu Anfang aufgeführten I2C Bus... ;-)

FPGA, VHDL & Co. ·Hubert ·08.01.2013 11:08 ·9 Antworten

FPGA

Hallo, laut Eurem Hinweis darf ich ja ins Betreff nicht Anfänger schreiben, deshalb weise ich hier gleich darauf hin, daß ich einer bin :-) Ich habe auch nur eine ganz kurze Frage: Was ein Mikrocontroller ist, ist mir klar. Nun habe ich mich heute mal etwas genauer

jedoch seine zeit bis man damit umgehen kann. vorallem das umdenken vom sequenziellen denken ist am anfang eher schwierig. dann gibt es auch verschieden tools wie z.b den core generator. mittels eines solchen werkzeugs kann man z.b eine fir filter mittels simulink u. matlab simulieren und der generator

FPGA, VHDL & Co. ·Thomas Arndt ·04.12.2003 16:11 ·9 Antworten

ISE + EDK + COREGen

Hallo Werner, fuer den Anfang und den Anfaenger ist es im Moment wohl das beste, mit den althergebrachten Bussen zu arbeiten. > Danke für deine Antwort. Ich habe auf dich gehört und bin auf den PLB > Bus umgestiegen. Jetzt

FPGA, VHDL & Co. ·We Mo ·21.05.2012 22:42 ·11 Antworten

Code Reuse von VHDL Modulen

Hi, Ohne source code manamgenent (SCM) sollte man gar keine Gemeinschaftsprojekte anfangen, da verbrät man sowas von Zeit. Was '123' sagt, kann ich voll unterschreiben, hatte in der Vergangenheit viel mit Codemanagement zu tun, das lässt sich genauso auf VHDL anwenden. Ansonsten ist so

VHDL hatten wir uns mal drauf geeinigt, dass Components aus der Library, die mit Grossbuchstaben anfangen, vom Interface und dem Verhalten nicht mehr geändert werden dürfen. Die mit Kleinbuchstaben-Notation hingegen schon, sofern alle Abhängigkeiten aufgelöst werden. Für Software hatten wir mal eine

FPGA, VHDL & Co. ·Freddy ·03.01.2013 21:57 ·11 Antworten

Hilfe bei fpga/cpld suche.

Hallo, bin VHDL Anfänger. Habe ein kleines FX2 Projekt gestartet, einen kleinen LA, 24(16bit)/48(8bit)/98(4bit) msps, um mich im FX2 (usb) einzuarbeiten. Kennt jemand einen kleinen cpld/fpga, welcher wenige mA benötigt

Projekten. > Die zweite, eine blitzsaubere Software für den PC zu schreiben. Das stimmt, bin am Anfang auch mit was halbfertigen zufrieden, so halbfertige LA-SW gibt es haufenweise, die angepasst werden könnte. > Und die dritte ist: wie kannst du 200MSps RL-Codieren, den Trigger > reinhacken usw

FPGA, VHDL & Co. ·Chris S. ·20.11.2008 10:11 ·11 Antworten

latch im Quartus

hallo leute könnte jemand mir erklären wieso der Ausgang bei der Simulation am Anfang für Latch im Quartus ist undefiniert. obwohl ich es im Entity schon deklariert: Q : out std_logic:='0'; danke

jetzt die Eingänge definiert aber trozdem ändert sich nicht. Bedenke dass die Eingänge nicht nur anfangs definiert sein müssen, sondern auch definiert *bleiben* müssen. > vielleicht wegen altera Board de2 Dazu müsste der Simulator das Board kennen, was ich eher nicht vermute, d.h. ich vermute,

FPGA, VHDL & Co. ·Mido Mido ·26.10.2008 00:08 ·8 Antworten

Eine Zuweisung mit Concatenation auch einfacher möglich?

Noch ein Screen-Shot, wie der Anfang in Exel aussieht...

FPGA, VHDL & Co. ·noips ·13.07.2011 07:46 ·29 Antworten

FPGA allgemeine Grundlagen

ist aber auch umständlich zu bedienen. Es ist nicht kompliziert, aber unintuitiv. Viele haben am Anfang damit Probleme.

FPGA, VHDL & Co. ·Carl ·07.06.2019 03:06 ·29 Antworten

Google fertigt OpenSource ICs in 130nm bis 10mm2 kostenlos

die sich ein Auswahlverfahren überlegen. Achso, und Analogentwicklung wird zumindest für den Anfang schwierig, weil es im PDK das alles noch nicht gibt. Das muss noch freigegeben werden (d.h. den Skyworks-Code aufräumen bzw. aus anderen Quellen sammeln). MaWin schrieb im Beitrag #6327612: > Google

FPGA, VHDL & Co. ·Max M. ·07.07.2020 14:58 ·29 Antworten

Einstieg in CPLDs?

Hallo, Ich habe mit Interesse die Diskussion verfolgt, da ich auch mit CPLD's anfangen möchte - Nun habe ich noch ein paar Fragen: Soweit ich verstanden habe, wird mit Quartus (altera)/ISE (xilinx) ein File erstellt, das dann über ein Parallelportkabel auf den Chip geladen wird.

FPGA, VHDL & Co. ·Dirk Schlage ·05.06.2007 13:01 ·36 Antworten

Automat -> FPGA/CPLD

sich schnell erstellen lässt, > so wie ich ihn verstanden habe. Dann müsste man auch genau dort anfangen zu optimieren (optimale Speicherzugriffe...), und nicht einfach die Verarbeitung beschleunigen...

FPGA, VHDL & Co. ·Marvin M. ·14.04.2010 12:44 ·24 Antworten

ISE oder Vivado als FPGA Anfänher?

leichter von der Hand geht. Ich schicke das mal vorweg um deutlich zu machen, dass ich noch absoluter Anfänger bin .. Ich habe bisher mit der ISE Design Suite 14.1 gearbeitet. Als ich diese nun auf einem zweiten Rechner installieren wollte, habe ich gesehen, dass es keine wesentliche Weiterentwicklung mehr

die etwas nebulösen und unspzifischen Fragen, ich Blick als Anfänger gerade noch so recht durch ... Vielen Dank für alle Tipss! MAX

FPGA, VHDL & Co. ·max ·01.11.2014 18:55 ·5 Antworten

VHDL Maturausarbeitung

detailiert, in englisch und eher als Nachschlagewerk (687 Seiten!)geeignet finde ich. Für einen Anfänger eher ungeignet. Harri

eher schlecht, hab aber leider dieses thema bekommen. Jetzt bracuh ich eher ein Buch das echt für anfänger ist. Trotzdem danke für die schnellen Antworten. MFG

FPGA, VHDL & Co. ·Jung Thomas ·19.02.2011 08:20 ·8 Antworten

VHDL lernen? Aber wo? hilfe ...

. das was Du suchst... Ich habe z.Zt. 3 VHDL Bücher zu Hause - zusammen kann man etwas damit anfangen. Und dann beginne einfach mit einem kleinen Projekt Deiner Wahl. Klein heisst in etwa, dass Du es auch per TTL Grab hinbekommen würdest, denn VHDL hat so seine Eigenarten. Typ. wäre zB. ein Zähler

ist wichtig das man nicht sofort verzweifelt wenn man mal irgendwo nicht durchsteigt. Einfach von Anfang an alles!! lesen und die schönen Bildchen auf sich einwirken lassen. Irgendwann kommst du zu einem Punkt wo du merkst das, entgegen deiner Annahme, doch alles sehr schlüssig ineinander passt. Wenn

FPGA, VHDL & Co. ·Sebastian Vogel ·05.12.2005 13:22 ·8 Antworten

Suche FPGA Evaluation Kit

Fuer den Anfang reicht das nan0 allerdings ist der Versandt aus Honkong so teuer, dass es deutlich teurer wird, als angegeben. Nen Hunni must du schon rechnen. Wenn du Student bist kauf dir das DE2 oder so... da

FPGA, VHDL & Co. ·Thorsten F. ·14.05.2012 15:39 ·20 Antworten

Frage zu MachXOLF an TXB0104

interne Beschaltung der I/O Ports des anderen IC's habe ich leider keine weiteren Informationen. Zu Anfang hatte ich den I/O Wandler einfach verbunden und gehofft das alles so klappt, leider war dem nicht so. Nun habe ich die Schaltung deutlich reduziert und mir die Signale nochmal auf dem Oszilloskop

Kommunikation so: Der IC-SNES ist mit IC-Cart über zwei I/O Leitungen P0 und P1 über Kreuz verbunden. Zu Anfang wird über die Leitungen ein paar Bits ausgetauscht, dann wechselt die I/O Richtung von P0 und P1 und die beiden IC's reden quasi in umgekerter Richtung miteinander. Hierauf habe ich leider keinen

FPGA, VHDL & Co. ·Andre F ·09.09.2016 00:21 ·10 Antworten

ForgeFPGA statt CPLD. Ein riesen Erforg für mich, keiner für die Menscheit. ;-)

egal. Ich hab dann versucht das per WinCUPL hinzubekommen. Aber mit der Doku konnte ich nichts anfangen. Dumm-dreiste Idee: Ich versuch das mal per ChatGTP. Hahaha! Das war der reine Müll! Das ChatGTP hat sich einfach eine Syntax zusammengebastelt. Schlüsselwörter die nicht existieren. Nach dem Hinweis

Flash geht schon, aber in-circuit??? Die Simulation per GTKWave geht leider nicht mehr (ging zu Anfang), das steigt mit für mich sinnlosen Fehlermeldungen aus. Na, dann halt mit dem Oszi oder mit dem LA. Also ich bin zufrieden. Und der ForgeFPGA ist schon die Lösung für ein anderes Projekt für

FPGA, VHDL & Co. ·Nick ·17.12.2025 22:43 ·10 Antworten

8 Kanal ADC LTM9011-14 an Zynq Ultrascale anschließen

properly, you will get the expected de-serialization i.e there is no Damit kann ich nicht s anfangen. Bei dem ISERDESE2 kann man das ja angeben. MM

properly, you will get the expected > de-serialization i.e there is no > Damit kann ich nicht s anfangen. > Bei dem ISERDESE2 kann man das ja angeben. > MM Hm, klingt ja seltsam. Ist das im Core Generator auch so? Ansonsten: Wer oder was hindert dich, das zu simulieren?

FPGA, VHDL & Co. ·Mattias M. ·15.07.2022 15:37 ·10 Antworten

I2C Daten INOUT umschalten

kann und ansonsten SCL und SDA auf 'Z' legt. Mit einem 'Z' kann mein I2C Slave nur leider nicht anfangen. Da sowohl Slave, als auch Master hier im Uninetzwerk im Bibliotheken vorliegen, kann ich diese auch nicht ändern. Ein Änderungsvorschlag habe ich schon gemacht, der wird gerade geprüft. SDA ist

Ralf schrieb im Beitrag #3092823: > Mit einem 'Z' kann mein I2C Slave nur leider nicht anfangen. Warum nicht? Ein I2C-Teilnehmer darf abfragen auf '0' oder nicht-'0': [VHDL] if (SDA = '0') then -- starke '0' else -- schwache '1' end if; [/VHDL] Und er darf ausgeben '0' und

FPGA, VHDL & Co. ·Ralf ·20.03.2013 11:24 ·9 Antworten

Optimierung möglich?

Hallo, habe für ein Projekt einen einstellbaren Frequenzteiler geschrieben. Am Anfang hatte ich etwas Platzprobleme. Nach einigen GUTEN TIPPS von anderen Beiträgen hier im Forum bin ich mir am überlegen was man noch machen könnte um weniger Ressourcen und damit Strom zu verbraten (

zum Takten von Logik im FPGA zu benutzen. Ich glaube nicht, dass das in ein FPGA kommt ... >> Am Anfang hatte ich etwas Platzprobleme. ... denn dort ist Platz genug für so einen Zähler. ;-)

FPGA, VHDL & Co. ·Mani ·27.07.2009 09:27 ·9 Antworten

Microblaze Ethernet Lite EDK

geschickt polling betreiben oder geschieht die Kommunikation über Interrupts? Da ich selber noch Anfänger bin mit dem Thema, bitte um Nachsicht wenn die Fragen vllt zu trivial erscheinen :-)! Schon mal Danke vorab für jede Hilfe. Gruss ferro

Erster Tip: Nicht mit dem Schwersten anfangen. FPGAs sind ja schon komplex genung, aber dann auch noch MicroBlaze *und* Ethernet... Zweiter Tip: Such nach Beispielapplikationen für Ethernet Lite und versuche diese zu verstehen. Dann kannst

FPGA, VHDL & Co. ·ferro ·07.05.2010 22:22 ·9 Antworten

Lattice Ice5LP Warnung beim Synthetisieren: Pruning unused register

dann ein Clock-Signal an clk. Später soll die clock noch ausgeschaltet werden können, aber für den Anfang habe ich clk_en erstmal konstant auf HIGH gesetzt. Meine Frage: Beim Synthetisieren bekomme ich folgende Warnung: @W: CL169 :" --Dateipfad-- \main.vhd":48:1:48:2|Pruning unused register START_reg

56: Brauche ich diese wirklich? Ich habe das jetzt zur Sicherheit gemacht, damit START_reg von Anfang an definiert ist. Oder hält der FPGA den Port automatisch auf Low, solange er undefiniert ist? Wäre super, wenn mir da jemand weiterhelfen könnte.

FPGA, VHDL & Co. ·Fritz W. ·12.07.2018 15:30 ·7 Antworten

Problem mit dem ganz einfachen Programmcode

@Klaus Falser >2) Was soll die shared variable? Die sollten Anfänger meiden wie der >Teufel das Weihwasser. Die brauchst Du sicher nicht. Was sollen shared variables überhaupt? Ich hab schon einige FPGA-Designs im professionellen Umfeld gemacht und bin nicht ein

Falk wrote: > @Klaus Falser > >>2) Was soll die shared variable? Die sollten Anfänger meiden wie der >>Teufel das Weihwasser. Die brauchst Du sicher nicht. > > Was sollen shared variables überhaupt? Ich hab schon einige FPGA-Designs > im professionellen Umfeld gemacht und bin

FPGA, VHDL & Co. ·Peter ·30.03.2007 14:28 ·5 Antworten

Wie schreibt man eine *richtige* Testbench

laufen (nämlich Applikation Level) dann würdest du auch endlich dahinter steigen um was es mir von Anfang an geht, was ich zeigen wollte und würdest nicht darum krakeelen. gruß Jonas

FPGA, VHDL & Co. ·Robert S. ·21.03.2014 12:08 ·47 Antworten

FPGA Boundary-Scan

das Flash zu Prüfen. Das Handbuch gibt dazu das IEEE 1149.1 (JTAG) her, das ist schon mal ein anfang. Gibt es dazu aber noch weitere Info's, am besten mit sogenannten Erklärvideos wie das ganze abläuft. Im Quartus II gibt es dazu einstellungen, jedoch weiß ich nicht ob man dazu ein Programm in den

grafisch Pins toggeln und abfragen. Dazu sollte es auch einiges an Trainingsmaterial geben. Zum Anfangen reicht das, fuer praktikablere Fabrikationstests solltest du dich an einen Dienstleister wenden und etwas Budget in der Kriegskasse bereithalten, oder viel Zeit, um mit OpenOCD oder aehnlichem Spaghetticode

FPGA, VHDL & Co. ·Sven B. ·11.02.2025 09:16 ·8 Antworten

Funktionsweise von Gigabit Transceivern

Übertragungseigenschaften des Verbindung zwischen Sende- und Empfangstransceiver. Die Eigenschaften dieses Kanals sind anfangs unbekannt und müssen erst mal ermittelt werden. Dazu werden spezielle Trainingspattern gesendet, die der Empfänger kennt. Aus dem Vergleich zwischen empfangenen und erwarteten Pattern kann auf die

FPGA, VHDL & Co. ·Paul ·03.10.2023 02:05 ·33 Antworten

Reverb Chip bauen

selber nen Kopf machen. Er kann ja klein mit ein paar ueber Allpaesse zusammenaddierten Delays anfangen und sich darueber freuen. Wenn er will, darf er aber auch gerne falten. Aber wie schrieb hier der Lothar schon: > "Und dir ist ebenso klar, dass genau die Algorithmen die den besten > Hall

FPGA, VHDL & Co. ·Markus privat ·21.09.2018 22:24 ·51 Antworten

VHDL Frequenz der Clock durch Code ändern

eine Sprachreferenz oder mal nachlesen wird das wohl nichts werden. :} Ich bin da auch totaler Anfänger, aber ein bisschen quer lesen muss man halt schon mal.

FPGA, VHDL & Co. ·Maximilian L. ·20.05.2020 22:59 ·51 Antworten

State Machine ohne Clock

riesigen komplett kombinatorischen Divider bauen. Das frisst eine Unmenge an Ressourcen. Da du Anfänger bist, wirst du mit ziemlicher Sicherheit so etwas nicht brauchen.

FPGA, VHDL & Co. ·Oliver B. ·24.05.2011 09:53 ·27 Antworten