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Seltsames Verhalten im Bitfile nach Implementierung!

Sobald ich aber eine kleine Änderung im Design vornehme, kann ich mit dem Constrainen von vorne anfangen und eine Bit-file zu erzeugen dauert aktuell 20 min, d.h. da sitze ich den ganzen Tag vorm PC und spiele an meinen OFFSET IN / OUT constraints rum bis es passt, aber ob das die eleganteste Methode

FPGA, VHDL & Co. ·Cihan Kalayci ·23.05.2013 09:41 ·53 Antworten

Syntheseergebnis überprüfen.

Ich würds erstmal aufs FPGA braten, und erst bei Problemen mit Post-Synthesis-Simu anfangen. Jedenfalls solange es ein SRAM-basiertes FPGA ist und kein OTP und/oder ausser Nicht-Funktionieren keine Folgeschäden zu erwarten sind (Kernschmelze etc.)... Wenn seltsame Dinge auftauchen, kannst

#2099309: > Ich würds erstmal aufs FPGA braten, und erst bei Problemen mit > Post-Synthesis-Simu anfangen. Du meinst hier aber schon, dass schon /vor/ der Synthese eine (wenigstens grundlegende) funktionale Simulation durchgeführt wurde? Dann stimme ich zu: die Timing-Simulation bringt nichts, was

FPGA, VHDL & Co. ·Olaf Hilgenfeld ·12.03.2011 14:12 ·8 Antworten

2 FPGAs bidirektional verbinden

Leitung und du kannst das auch bei hoher Bitrate machen. b) etwas asynchrones fahren. Du könntest am Anfang nur für einen Test zweimal UART über die LVDS machen. Einen in jede Richtung. Wenn du am Empfänger SerDes verwendest für die Überabtastung, dann solltest du da auch > 100 MBit/s hinbekommen. Nachteil

FPGA, VHDL & Co. ·Tobias (. ·14.12.2021 20:46 ·44 Antworten

Xst:2110 - Clock of register <..> seems to be also used in the data or control logic of that element

used in the data or control logic of that element. Ich bekomme o.g. Warnung mit der ich nichts anfangen kann. Was mache ich falsch? ... Read_Proc: process(CLK20, RST) variable AdrCnt: natural range 0 to 4095; begin if RST = '0' then ReaderStatus <= IDLE; START <= '

the data > or control logic of that element. > > Ich bekomme o.g. Warnung mit der ich nichts anfangen kann. Was mache ich > falsch? Das übliche, der Process soll auf beide Clockflanken reagieren. Das ist nicht synthetisierbar. Dass du nur eine Waring bekommst liegt an deiner Schreibweise die nicht

FPGA, VHDL & Co. ·Knut E. ·02.04.2012 11:58 ·11 Antworten

Verständnisfrage zu Timing Constrains

Designprobleme (I/O, Multipath,Ignore etc.) bzg. Timing spezifizieren kann. Der Clocking-Teil mag am Anfang zwar umständlich erscheinen, hat man aber mal die Formeln verstanden, möchte man es danach nicht mehr missen. Ihmo besser als bei Xilinx und Lattice. > Die zusätzlichen Verzögerungen kommen also

. Es kann aber auch Fälle geben, in denen es sehr zeitkritisch wird. Damit braucht man sich am Anfang nicht beschäftigen. Du musst bedenken, dass die ganzen Analysetools nur statische Analysen machen, es kann aber sein, dass ein Timing-Problem in Deinem Model nicht auftreten. Das kann evtl. sehr

FPGA, VHDL & Co. ·mh ·17.01.2016 19:33 ·11 Antworten

4bit ladbarer Zähler

Hey, also ich will sowas machen, wie einen 4 bit Zähler, bei dem man anfangs einstellen kann, bei welchem Startwert er beginnen soll. Achso, muss dazu sagen, ich arbeite mit Quartus II 9.0 sp2. Ich hab dort ein Problem bei der Simulation damit. Denn, sobald die clk das erste

ich aber "0000" setze, dann isses ja nur ein stinknormaler Zähler. Der soll ja grade bei start anfangen zu zählen. >> Denn, sobald die clk das erste mal 1 annimmt, >> wird mein IN-Port auf 0 gesetzt. >Das ist nicht so kritisch. Hmm. vllt doch, denn ich weiß noch nicht so genau, ob später beim

FPGA, VHDL & Co. ·Matthias Hanske ·30.11.2009 08:07 ·11 Antworten

Mehrfache Instanziierung ein Komponente

nicht gefunden, aber es stellt das ganze Prinzip nicht mehr in Frage! Sorry, das war klar meine (Anfänger-?)Fehler! :(

Zumindest weiss ich jetzt, in welche Richtung ich arbeiten muss... Ich hoffe, Ihr verzeiht einem Anfänger ;) Danke und Gruß, Duesentrieb72

FPGA, VHDL & Co. ·Frank M. ·26.09.2012 18:07 ·10 Antworten

timing constraints / Clocks etc.

nennt sich dann 'clock domain crossing' und braucht besondere > Beachtung. Ich denke einen Anfang der Probleme haben wir schonmal gefunden. Die SPI_CLK kommt von einem Raspberry , die Clock für den FPGA wird mit auf dem Board vom FPGA (ARTIX 7) erzeugt, also ja die Erzeugung geschieht nicht

Björn R. schrieb im Beitrag #4652395: > Ich denke einen Anfang der Probleme haben wir schonmal gefunden. Du kannst 2 unabhängige Takte nicht zueinander constrainen. Für diesen Taktdomänenübergang kannst du nicht das FPGA verantwortlich machen, den muss du selber

FPGA, VHDL & Co. ·Björn R. ·25.07.2016 12:10 ·10 Antworten

Xst:738 - HDL ADVISOR - 768 flip-flops were inferred for signal xxx.

vorher gesehen. D.h. für jede Modul muss ich Anzahl der input,-output-16bit-register(registerfile), Anfang-address festlegen. In diesem Fall hier für Modull AD-Wandler typ 14-bit AD7367(4 kanal) brache ich ein Input-register (benutzt aber nur 6 bit für start/stop der 6 ADC) und 48 -outputregister für results

das schon. > Alles scheint richtig zu sein, oder? Nein. Lies dir den Thread hier nochmal von Anfang an durch: deine Beschreibung funktioniert nicht für ein RAM. Man kann nicht ein ganzes Ram auf einmal hin- und herkopieren. >>>> Als Tipp: sieh dir mal an, wie RAMs in VHDL beschrieben werden.

FPGA, VHDL & Co. ·tomi ·19.10.2010 12:46 ·12 Antworten

Gleitender Mittelwert rauscht

diesen habe ich auch betrachtet, braucht allerdings wesentlich länger zum Rechnen da ähnlich wie anfangs beim gleitenden Mittelwert alle 20 ns ein neues Ergebnis berechnet wird.

FPGA, VHDL & Co. ·Stephan Köhnen ·22.10.2017 15:01 ·29 Antworten

LowCost FPGAs welche gibt es?

Der Einsatzpunkt von FPGAs vs. ASICs verschiebt sich immer weiter zu höheren Stückzahlen. Früher (Anfang/Mitte 90er) hiess es mal, dass sich ein ASIC so ab 1000-5000 Stück lohnt. Da hat aber ein FPGA mit 64 Luts auch noch 30$ gekostet und war bei 10MHz oft am Ende... Inzwischen würde ich sagen, dass ASICs

FPGA, VHDL & Co. ·Schorschi ·10.03.2010 16:51 ·29 Antworten

Altera + VHDL

einfachen 4Bit-Zähler programmieren. übrigens ich programmiere mit Quartus II (EMP3032ALC44-10). Anfangs habe ich versucht ohne VHDL, also nur mit Schematic File, den 4Bit-Zähler zu programmieren (Zeichnen!). Dafür brauche ich normalerweise 4 JK-FlipFlops. Bei mir funktionierte er nicht! Es war ein 3Bit-Zähler

FPGA, VHDL & Co. ·Vasso ·01.09.2008 01:55 ·29 Antworten

Besteht Interesse an AVR-Peripherie?

Signalen auszukommen scheint. Danke, würde mich natürlich freuen, wenn noch jemand etwas damit anfangen kann.

FPGA, VHDL & Co. ·Thomas ·03.03.2012 15:50 ·29 Antworten

pipeline

Bezüglich des Sinnes einer Pipeline in einer "Software" CPU kann ich nicht viel sagen, (bin gerade am Anfang der Vorlesungen Embedded Systems und Modern approaches in digital design) allerdings wurde uns das Pipeline Prinzip an Hand des PIC16F84 nähergebracht. Und der ist schon 100%ig vorhersagbar. Allerdings

FPGA, VHDL & Co. ·paul ·14.11.2004 11:42 ·29 Antworten

Feedback erstes VHDL-Projekt

überflüssig: du resettest immer synchron (gut!). - In einigen Prozessen hast du den Reset-Teil am Anfang, in anderen am Ende: mach alle Reset-Teile am Anfang. - Einige Prozesse verwenden Variablen: darauf kann man idR verzichten, macht auch das Debuggen im Simulator einfacher. - Instantiierungen

benötigt habe. @Sigi Du hast recht, da sind einige Code-technische Unsauberkeiten (Reset an Anfang/Ende gemischt, ...)die werden alle noch beseitigt. Primär ging es mir um die FPGA-typischen Fallstricke wenn man von der µC-Schiene kommt. Die Sache mit der "Instantiierungen der Unterkomponenten.

FPGA, VHDL & Co. ·Fabian N. ·05.01.2021 11:43 ·4 Antworten

ModelSim Unconstrained Array Element VHDL 2008

relativer Neuling was VHDL Simulationen angeht. Ich behaupte: du bist auch noch ein relativer Anfänger mit VHDL.... Wie ich darauf komme? Weil du alles möglichst weit möglichst generisch machen willst. Darum. ;-) Ich mache das gerne andersrum: erst wird mal ein spezieller Fall gelöst. Anschliessend

schon ein paar fertige Module von meiner Abteilung. Ich geb ja zu dass ich auch in VHDL ein Anfänger bin. Aber ich habs mir nun mal eingebildet da flexibel zu sein^^

FPGA, VHDL & Co. ·Juergen Jungnickel ·16.12.2011 08:26 ·9 Antworten

ISE Design Suite 13.3

ISE, Impact usw. 13.3 läuft genauso wie 13.2. Eine lustige Sache ist im Installer. Wenn man an Anfang den Haken raus macht, ob man eine Lizenz kaufen oder im Anschluss an die Installation managen will, wird der ganze Lizenz-Manager gar nicht mit installiert. Das war früher nicht so. Ansonsten funktionieren

FPGA, VHDL & Co. ·Andreas N. ·07.01.2012 07:47 ·37 Antworten

FT2232H JTAG clonen?

So, funktioniert. Hätte auch schon von Anfang an funktioniert. Ein Beinchen vom NVT2003 war minimal nach oben gebogen und hatte keinen Kontakt.

FPGA, VHDL & Co. ·Gustl B. ·05.05.2018 11:21 ·22 Antworten

Einstieg in FPGA/CPLD

Taktfrequenz: 16Bit PWM bei 1kHz ergibt eine Taktfrequenz von 65MHz quer übers ganze FPGA. Das kann einen Anfänger shcon mal herausfordern... > Mit nem normalen CPLD wirst du dabei aber an die Grenzen stoßen. Es ist tatsächlich absurd, hier über ein CPLD überhaupt /nachzudenken/... ;-)

FPGA, VHDL & Co. ·Dominik Thalhammer ·22.03.2013 13:13 ·39 Antworten

Warnmeldung unter Xilinx

Aktuelles Projekt geschlossen. Neues Projekt angelegt. Projekt kopiert und Code geändert. Wie ich es anfange, bekomme ich immer Warnmeldungen. Benutze die xst.pdf zur Info. WARNING:Cpld:997 - Error during loading TIMESPEC AUTO_TS_F2F = WARNING:Cpld:997 - Error during loading TIMESPEC AUTO_TS_P2F =

FPGA, VHDL & Co. ·Siegfried Saueressig ·01.10.2007 09:19 ·32 Antworten

Array beim DE! mit VHDL , wo kommen die Daten eigentlich rein?

optimieren, wenn man nicht weiß, was aus seiner eigenen Beschreibung rauskommt?! Klar ist es am Anfang schwierig bei einer Hochsprachensyntax wie VHDL oder Verilog in Gatter zu denken. Grundsätzlich ist es ja auch nicht schwer. Die ganzen Konstrukte resultieren in FF, MUX, Komparator etc. die Steuerung

FPGA, VHDL & Co. ·Peter B. ·07.05.2014 21:03 ·41 Antworten

FPGA kaufen aber wo?

was drehen. Kostet allerdings dann mehr als bei Avnet. Und du hast das Board usw. alles als Anfänger designed? Da sind ja so min. 8...10 Lagen nötig...alle Achtung!

FPGA, VHDL & Co. ·Heinrich ·09.07.2010 15:36 ·20 Antworten

Problem bei der Simulation (Buskonflikt)

Morgen, nein da wird schon auch ein flip-flop draus. Aber es gibt da einen Undefine zustand am Anfang den ich nicht mehr los werde.

berüchtigt unter dem Namen *Latch*... :-o >>> immer mit einem 'X' versehen > Undefine zustand am Anfang Ja, was denn jetzt: 'U' oder 'X'?

FPGA, VHDL & Co. ·Florian Z. ·12.10.2010 22:04 ·5 Antworten

Grundsatzfrage zum Umgang mit RAM

habe ich Daten nur sequentiell gelesen, sodass ich einfach Takt vor der Auswertung mit dem Lesen anfangen konnte und dadurch alles synchron war. Hier sehe ich jetzt aber das Problem, dass der Programmzähler sich beliebig ändern kann und ich dann einen Takt länger warten muss. Ich glaube, dass andere

ich Daten nur sequentiell gelesen, >sodass ich einfach Takt vor der Auswertung mit dem Lesen anfangen konnte >und dadurch alles synchron war. Hier sehe ich jetzt aber das Problem, >dass der Programmzähler sich beliebig ändern kann und ich dann einen >Takt länger warten muss. Ist halt so.

FPGA, VHDL & Co. ·Peter ·11.10.2015 18:59 ·10 Antworten

Frage zu Konvertierung von Natural

Hallo, ich bin noch Anfänger und mir fehlt bei den Konvertierungen noch leicht der Plan! Was ich aber gesehen habe, die Warnings bleiben trotzdem, woher kommen die? Liegt es daran, dass der Wert von h_counter viel zu gross wäre

@ Bernd Edlinger (edi) >ich bin noch Anfänger und mir fehlt bei den Konvertierungen noch leicht >der Plan! Was ich aber gesehen habe, die Warnings bleiben trotzdem, >woher kommen die? Liegt es daran, dass der Wert von h_counter viel zu >gross

FPGA, VHDL & Co. ·Bernd E. ·28.01.2008 07:34 ·10 Antworten

uC und programmierbare Logik

Für den Einstieg ist meiner Meinung nach ein Mikrocontroller (z.B AVR, ein ATMega8 reicht für den Anfang; das Board kann man sich selber bauen, wenn man den AVR im DIP-Gehäuse nimmt) am besten geeignet, da er wesentlich günstiger als ein brauchbares FPGA Board ist. Außerdem ist es dann nicht so ärgerlich

externem Businterface) und uPs sowie die FPGAs sind vom analogen her wesentlich kritischer. Für den Anfang in der programmierbaren Logik reicht aber auch schon ein CPLD (z.B. XC9536XL). Die Software zur AVR-Programmierung (WinAVR (Windows) und der AVR-GCC-Crosscompiler (Linux/MacOS)) und zur CPLD/FPGA-

FPGA, VHDL & Co. ·TechInfo ·11.01.2007 18:00 ·8 Antworten

Sensitivitätsliste in VHDL Code

Signal zugewiesen werden. Oder gleich ein Signal verwenden. Mit Variablennutzung tut man sich als Anfänger keinen Gefallen. Der Besucher

FPGA, VHDL & Co. ·maxpower ·03.06.2013 00:10 ·25 Antworten

Counter realisieren

> Mit Tricks sind bis 500Mhz möglich. Das wird für einen Anfänger aber recht sportlich... :-o > Ich brauche für ein Projekt einen Counter der Signaleingänge an einem > Eingang zählt. Die Auflösung sollte möglichst bei 1ns liegen. /Was/ genau willst du denn

FPGA, VHDL & Co. ·Tillt Tillt ·16.06.2009 13:31 ·25 Antworten

VHDL-Zähler zählt hin und wieder falsch

müsstest du ja dann auch innerhalb des FPGAs für jede FF-Stufe alternierend machen. Nein, für den Anfang einfach: Ein (1) Takt mit einer (1) aktiven Flanke und kein (globaler und/oder asynchroner) Reset.

FPGA, VHDL & Co. ·ArminD ·18.01.2009 23:14 ·34 Antworten

SD card controller Test Projekt

ganz fertig ist: ich hab' schon viel Schlechteres gesehen. M.A.n. eine stolze Leistung für einen Anfänger. Sowohl was die Idee als auch was die Umsetzung angeht.

fertig ist: ich hab' schon viel > Schlechteres gesehen. M.A.n. eine stolze Leistung für einen Anfänger. > Sowohl was die Idee als auch was die Umsetzung angeht. Vielen Dank, das macht Mut zu mehr! Ich werde den controller bei genug Freizeit nochmal überarbeiten um auf die 25MHz card clock zu kommen

FPGA, VHDL & Co. ·Christian G ·07.07.2017 20:25 ·9 Antworten

Altium Designer & FPGA

Hallo. Ich bin selber bloß Anfänger im Bereich programmierbare Logik, daher kann ich hier nur wiedergeben, was ich mir bisher erlesen habe: FPGAs mit bastlerfreundlichen Gehäusen gibt es wohl eher nicht. Die meisten sind entweder

sowieso vorhanden sein müssen auf dem computer !). Man kann sehr schön mit Altium arbeiten, aber anfangen solltes du (eigentlich) mit den herstellertools, wer's hart mag kann natürlich direkt mit Altium. > Falls unsere Firma sich für den Altium Designer entscheidet was würdet > ihr für eine Hardware

FPGA, VHDL & Co. ·Achim F. ·10.03.2010 15:52 ·9 Antworten

[GHDL] Multi-driven Net - Warnt GHDL hier?

nachholen. Mir fällt auf die Schnelle derzeit keines ein. Was jetzt so gesehen auch gut ist. War Anfangs mit VHDL aufgrund der eingeprägten C Denkweise (squenzielle) öfters der Fall, dass ich hier auf was nicht geachtet habe.

FPGA, VHDL & Co. ·Johannes K. ·18.02.2020 21:46 ·26 Antworten

Shiften und Rollen.CPU und FPGA

ist die ich einbinde. Da stehen mehrere drin "nicht kompatibel usw... steht da teilweise. Als Anfänger nehme ich die erstmal die in der IEEE drin sind. Ihr als Profi die ihre Familie damit ernähren müssen , kann ich verstehen wenn die im Konkurrenzkampf stehen um ihre Sachen zu Verkaufen das die

FPGA, VHDL & Co. ·peter ·15.05.2014 00:39 ·22 Antworten

Sinustabelle 256x8

topic/48552#3862759 Das Ganze in Verilog oder VHDL umzusetzen ist eine nette Übungsaufgabe für Anfänger auf diesem Gebiet :)

FPGA, VHDL & Co. ·Gustl B. ·02.11.2014 21:08 ·49 Antworten

If-Bedingung nach dem Einschalten, falsch initialisiert?

end endmodule [/code] clk = 10 MHz Zu frieden? Warum ist die LED jetzt von anfang an eingeschaltet?

FPGA, VHDL & Co. ·Steven () ·08.10.2015 11:19 ·36 Antworten

FTDI USB 2.0 Chips Virtual COM Port Geschwindigkeit?

Naja, EDK ist ohne Erfahrung ein steiler Weg. Aber Microblaze plus xps_ethernet_lite wäre schon ein Anfang. Dann aber noch den IP-Core (PLB-Slave oder FSL) für deine Hardware schreiben...naja. Für die Geschwindigkeiten reicht dir ja SRAM oder gar der interne BlockRam, da brauchst du keinen MIG (ist eher

FPGA, VHDL & Co. ·Anguel ·22.01.2010 21:10 ·36 Antworten

Ethernet Verbindung zwischen FPGA und PC

ist ein Pointer vom Typ void. Damit ist das ein Typenloser Pointer der nun in diesem Fall auf den Anfang der Nutzdaten zeigt. Wieviele Byte Nutzdaten da gekommen sind steht in p->len. Ich vergleiche die angekommenen Daten z.b. Byte für Byte auf ein MagicWord. Wurde das Zauberwort erhalten, beendet

FPGA, VHDL & Co. ·matzunami ·27.08.2010 18:21 ·27 Antworten

Ist dieses Buch zu empfehlen?

weiterhin ganz gut: https://www.mikrocontroller.net/topic/375261#4256570 Und das scheint für Anfänger auch nicht ganz schlecht zu sein: https://www.mikrocontroller.net/topic/442650#5269508 Und wenn man mal was direkt aus dem Normungsgremium lesen will, dann kommt das hier zum Zug: https://www.mikrocontroller.net

auch ein unverzichtbarer Bestandteil meiner literarischen Ausstattung. Jedoch ist es für einen Anfänger der sich in die FPGA Welt seiner Bachelorarbeit einlesen möchte meiner Meinung nach nicht geeignet. Es wird wirklich VHDL als Sprache behandelt und nicht wirklich den Transfer in reale Hardware

FPGA, VHDL & Co. ·F.P.G.A ·20.11.2018 21:05 ·8 Antworten

Verilog: Signed Division durch Zweierpotenz

konsequenzen Verwendung von "signed". Im nachhinein naheliegend, aber für mich als Verilog/FPGA Anfänger gibt's halt doch viel zu lernen.

FPGA, VHDL & Co. ·Martin O. ·13.11.2014 21:29 ·23 Antworten

Prinzipielle Frage zu

Ich glaube im Mux haben ich sicher eine Mist gebaut! Vorweg möcht ich sagen, das ich noch VHDL Anfänger bin und mich erst langsam in die Materie einarbeite. Einwenig VHDL Erfahrung habe ich schon (LED Beispiele usw.) Daher ich sage es mal so ein paar Grundlagen kenne ich.

FPGA, VHDL & Co. ·joe ·14.05.2009 10:26 ·23 Antworten

state machine

DS099.pdf ist eine Spartan3 spezifische Doku? Kann ich leider nichts mit anfangen. Aber OK, es zeichnet sich doch zweifelsohne ab, dass der sysnchrone Reset von Vorteil ist, was auch rein logisch gedacht Sinn hat :o)

FPGA, VHDL & Co. ·Sebastian J. ·04.05.2006 13:15 ·23 Antworten

ZPU: Opensource Softcore CPU Projekt für Xilinx Spartan-3 FPGA Board

Ich war auch anfangs von der ZPU sehr angetan. Doch dann gab es ein paar Zweifel. Die Lizenz von Plasma gefällt mir besser. The Plasma CPU project has been placed into the public domain by its original author and

FPGA, VHDL & Co. ·Johannes S. ·07.02.2014 02:35 ·38 Antworten

Timing Requierement not met.Das System funktioniert nicht

müssen, zu verwenden.Vllt. zieht das FPGA zu viel strom von diesem ADV7180 Ausgang? Bevor ich anfange, meine Design zu ändern, würde ich gerne ihre Meinung hören.

Leider nicht. Bin ein Fpga Anfänger...

FPGA, VHDL & Co. ·GS ·29.04.2015 01:18 ·12 Antworten

XILINX ISE webpack 6,2GB groß?

Hallo Leute, wollte mal mit CPLDs anfangen und wollte gerade das webpack von xilinx herunterladen. Unter diesem Link (http://www.xilinx.com/support/download/index.htm) will ich das Pack herunterladen. Da es jedoch über 6GB groß ist wollte

FPGA, VHDL & Co. ·M. Н. ·22.08.2012 20:12 ·19 Antworten

LAN Transceiver des Nexys3 Boards

Hobbyisten also unbrauchbar. Mal eine dumme Frage, was könnte man denn sonst mit dem LAN Interface anfangen wenn man z.B. ein selbstentwickeltes Low-Level Protokoll fahren würde? Gibt es denn wenigstens hierfür ein paar Musterapplikationen in VHDL, die ich mir mal anschauen könnte um daraus zu lernen, wie

Ich hatte hier mal vorgelegt und Pakete verschickt. Das ist aber erst der Anfang. http://www.mikrocontroller.net/topic/204578#new

FPGA, VHDL & Co. ·Norbert ·23.06.2013 20:16 ·5 Antworten

array (0 to 639,0 to 489) ist nicht syntesefähig

Hi Bin vhdl anfänger und will auf einem vga monitor daten anzeigen. dazu mach ich ein "array (0 to 639,0 to 489) of std_logic_vector (1 DOWNTO 0)" ich kann es aber nicht syntesieren. ich benuetze mentorgrafics Precision

was ausgegeben.... Weiter bin ich eben noch nicht. Aber so wie du das machst ist ok. Habs am Anfang falsch verstanden. Ich dachte du willst mit den Arrays nur das Timing realisieren. So wie du hab ich mir das auch ungefähr vorgestellt, nur dass ich definitiv den Blockram/bzw. ein externes RAM

FPGA, VHDL & Co. ·123 ·22.10.2005 21:41 ·5 Antworten

DAC in VHDL für Spartan 3E

Hallo zusammen, ich bin ziemlicher Anfänger auf dem Gebiet FPGA. Ich möchte auf meinem Spartan 3e einen Sinus erzeugen und diesen mittels des DAC auf den J5-Headern analog abgreifen. Der Sinus funktioniert soweit wunderbar, das Problem ist

Punkt: Wozu brauchst du eine Variable? Kannst du dir selber einen guten Grund dafür nennen? Als Anfänger brauchst du das erste viertel Jahr /garantiert/ keine Variable. Und wenn doch, dann machst du etwas falsch. Dieser Prozess hier ist überaus ungünstig. Denn er beinhaltet einen getakteten Teil und

FPGA, VHDL & Co. ·Pusteblume ·22.06.2010 13:51 ·14 Antworten

Ampelschaltung

benachrichtigen der dies kurz > verbessern kann. Kann er nicht. Das muss der TO am gleich von Anfang an selber richtig machen und die Bedienungsanleitung über der Texteingabebox beachten. Und zudem war der Thread schon 6 Wochen tot und begraben, wozu für OT ausbuddeln?

FPGA, VHDL & Co. ·Moritz R. ·10.05.2024 09:24 ·40 Antworten

High Resolution Timer spartan3a

Veröffentlichungen aus Indien von > letzer Woche. Du hast das Paper gelesen? Da steht gleich am Anfang, dass es TDCs schon gibt und die verwendet werden. In dem Paper geht es drum eine noch bessere Zeitauflösung zu schaffen. Als Prior Art werden 100 ps genannt, da schafft dieses Paper ein besseres

FPGA, VHDL & Co. ·Jonas B. ·17.08.2023 04:43 ·40 Antworten

Counterwert speichern bevor Reset

ich diese Fehlermeldungen? Und wenn das mit der Variablen keine gute Idee ist, da man sie als Anfaenger meiden soll... Bin ich gerne offen fuer andere Ideen.. Vielen Dank im voraus..

selben Process mitreinschreiben? Oder lieber einen neuen Process? bzw Wann einen neuen Process anfangen? Ihr und ich merkt schon... Hier fehlt es vorne und hinten an Grundlagen :-/ Ein anderes Problem hat sich eben auch noch ergeben... Wenn ich nun eine Berechnung durchfuehren moechte (siehe Code

FPGA, VHDL & Co. ·Fellap ·19.12.2013 02:52 ·15 Antworten