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Xilinx Schematic io Marker mit pins verbinden

Mein Problem ist das ich gerade erst anfange mit VHDL und froh bin wenn ein "Modul" funktioniert. Ich habe mich an die anweisung eines Tutorials gehalten in dem es heißt Man solle bitte nicht versuchen seine komplette Schaltung aus einem Vhdl

besser funktioniert. Am besten vergisst du den ganzen Schaltplan-Käse und verdrahtest deine (kleinen Anfanger-) Designs einfach von Hand... Da gibts grade die Schaltplan-Diskussion im http://www.mikrocontroller.net/topic/298398#3191215

FPGA, VHDL & Co. ·Sven ·09.06.2013 23:56 ·8 Antworten

Hagen, Klaus ten Abstrakte Modellierung digitaler Schaltungen?

Hi, lohnt es sich, obiges Buch zuzulegen, als Anfänger? Es ist ja nicht mehr das neueste[1995](und auch nicht gerade Billig), aber soll tiefer gehen als nur VHDL-Code. Danke

> Hi, lohnt es sich, obiges Buch zuzulegen, als Anfänger? Ich hab auch noch ein paar so alte Schinken... Willst du die? Aber es ist so: die Design-Technik ändert sich über die Zeit. Und 1995 waren FPGAs noch nicht so sehr verbreitet. Viele Bücher

FPGA, VHDL & Co. ·SiO2 ·09.10.2008 15:28 ·7 Antworten

X32 Softcore

Spartan 6 zu portieren. Oder Alternativ auf einen Artix 7. Das Problem ist, ich bin ein totaler Anfänger. Der VHDL Code ist für einen XC3S250 gemacht. Ich frage mich, ob der Spartan 6 lx9 ausreicht? Der Artix 7 sollte in jedem Fall gehen. ---------------------- Ehrlich gesagt, habe ich

FPGA, VHDL & Co. ·Thomas W. ·22.12.2017 19:05 ·58 Antworten

Textausgabe mittels SPI an Lattice FPGA

Lösung wäre: *SPIDR = 'H'; *SPIDR = 'a'; *SPIDR = 'l'; *SPIDR = 'l'; *SPIDR = 'o'; ... und am Anfang nochmal genauso den Init-Code. Auch am Tag der Nudel ist Spaghetti-Code Mist. In Software würde man das auch so lösen, dass man Init-Sequenz+Text in ein Array packt. Das VHDL-Äquivalent dazu ist der

nicht einfach Takte herunter, sondern nimmt entsprechende Taktgeneratoren auf dem FPGA. Oder für Anfänger: es gibt nur 1 Takt, der kommt vom Oszillator und der Rest wird mit Clock-Enables gemacht. > Er schiebt mir jedoch die Daten nicht aus den MOSI Port raus. Der SS tut aber?

FPGA, VHDL & Co. ·Batzi ·30.10.2012 15:08 ·9 Antworten

IEEE.STD_LOGIC_ARITH.ALL obsolete

automatisieren. Ich nimm dafuer gerne VUnit und GHDL in einem Docker Container, das ist auch am Anfang einer "CI" Karriere noch ueberschaubar simpel. Strubi kennt da noch ein paar modernere Konzepte, hat er hier auch mal irgendwo vorgestellt. :-)

FPGA, VHDL & Co. ·Dirk ·14.03.2021 12:08 ·54 Antworten

VHLD kontrolle durch Schematic

Schaltung" eine "select all" Möglichkeit gibts nicht und da ist ganz schön viel zeug. Irgendwelche Anfänger Tips, tuts oder sonstige Erklärungen? lg max

Danke für deine Hilfe. Ich dachte Anfangs es gibt da nen Overload weil es keinen select all button gibt....(Ich weiß die Annahme is auch nicht die Beste) Achja der Wikieintrag is so geschrieben das ich hinterher gleich Schlau bin wie vorher

FPGA, VHDL & Co. ·Max13 ·27.02.2010 09:02 ·7 Antworten

Vektor mit wiederkehrendem Bitmuster befüllen

einen Zähler. Immer wenn um 1 addiert wird muss der neue Wert in den Vektor übernommen werden. Von Anfang an steht die Länge des Vektors und ein Startwert des 24 Bit Musters fest.

FPGA, VHDL & Co. ·Marco ·19.02.2023 17:39 ·22 Antworten

Quartusrichtlinien für Procedure

modelsim-altera Problemen beschäftigt das dumme Ding startet nicht. Danke für die viele Antworten. Also, anfangs wollte ich eine Prozedur bauen die "pressed, release, state" eines Buttons erkennt. Ist aber nicht möglich da variablen ihrn Wert nicht behalten. (hinterher klar da es sich ja nicht um instanzen handelt

(=Einwickler)... Und wenn der Code synthesefähig sein soll, lautet die Antwort: Ja. > Also, anfangs wollte ich eine Prozedur bauen die "pressed, release, > state" eines Buttons erkennt. Vergiss /KOMPLETT/ diese Softwaredenkweise!!!! (ich kann gar nicht genug Ausrufezeichen machen!!!). Sonst

FPGA, VHDL & Co. ·Michael K^3 ·19.07.2012 14:42 ·8 Antworten

VHDL, Taktproblem, LED

Hallo, als Anfänger habe ich mal eine LED zum Blinken gebracht und zwar mit diesem CODE: (takt eingang ist 27 MHZ) ----------------- STEUERUNG LED2 process (clk, reset) variable cnt: integer;

Hallo Lothar! Ich bin ebenfalls VHDL-Anfänger und habe eine kurze Verständnisfrage zu dem VHDL-Code. In diesem Code wird von 0 bis (27000000*3) hochgezählt, was bedeutet, dass im Ganzen (27000000*3)+1 Takte gezählt werden und nicht (27000000

FPGA, VHDL & Co. ·Mario ·23.11.2009 14:14 ·8 Antworten

Wie beschreibe ich das in VHDL

@ Anfänger (Gast) >das sich >> SYNCHRON << bei einem bestimmten Zählerstand setzt und sich >anderen falls >> SYNCHRON << zurück setzt (auf Null). Hast du schon, nur etwas unnötig komplex. >Habe jetzt

@ Anfänger (Gast) >die Schematic bekomme ich wenn ich MtheK Version nehme (Antwort 1). Was ? >Da ist ein Asynchroner Reset drinn oder nicht ?? Das muss nicht asynchron sein, es ist erstmal ein Reseteingang

FPGA, VHDL & Co. ·Anfänger ·22.09.2010 21:36 ·8 Antworten

Hochsprachencompiler für FPGA (z.B. Handel-C)

erweitern, dass ich SystemC code in eine Netlist übersetzen kann? Wie? Gibt es ein Tutorial für Anfänger? Es geht mir um die praktische Anwendung, nicht um die theoretische Möglichkeit, SystemC zu parsen in ein Format, das ich nicht weiter verwenden kann. Danke Jason

erweitern, dass > ich SystemC code in eine Netlist übersetzen kann? Wie? Gibt es ein > Tutorial für Anfänger? Es geht mir um die praktische Anwendung, nicht um > die theoretische Möglichkeit, SystemC zu parsen in ein Format, das ich > nicht weiter verwenden kann. Mir war nicht klar, das Du auf SystemC

FPGA, VHDL & Co. ·Jason Hadley ·10.11.2008 15:11 ·8 Antworten

Random

ns; -------------------------------------------------------------------- parallel_out wir am anfang mit "111" und nach 100ns "110"<-seed ausgegeben. ich will aber das ich jedesmall eine andere zahl bekommen. Wie bekomme ich das hin? Kann mir bitte einen Beispiel hier reinposten oder per Mail

Ich habe das Problem wie folgt "gelöst" Ich werde den LFSR gleich am Anfang starten und der läuft dann durchgehend. Das Project wird durch Benutzen der Star/Reset Taste gestartet. Da die Zeitdifferenz zwischen dem Einschalten des Boards und dem Start des Projects "immer

FPGA, VHDL & Co. ·Andreas Sathle ·31.05.2005 14:07 ·8 Antworten

USB-JTag-Adapter selber bauen

was will ich mit diesem Teil machen, eigentlich nur erstmal einen XC9572xl Programmieren. Ich bin Anfänger und lkMiller hat mir einen kleinen Schubs gegeben das ich doch lieber VHDL lernen soll. So nun hab ich mir mal ein JTAG Programmer gekauft, der hat aber nicht so richtig funktioniert. doll...

FPGA, VHDL & Co. ·D. E. ·14.09.2009 20:22 ·23 Antworten

Strings konkattinieren

VHDL-Version ist dein Simulator eingestellt? BTW: kann dein Simulator was mit integer'image() anfangen?

FPGA, VHDL & Co. ·Fpga I. ·29.05.2023 02:07 ·23 Antworten

Festkomma Berechnungen

bessere Dynamik, weil du die Vorkommastellen in einem Überlaufzähler mitzählst. Ob du damit was anfangen kannst steht auf einem anderen Blatt.

FPGA, VHDL & Co. ·znil ·20.08.2009 15:05 ·35 Antworten

softcore, suche interessierte, um den orginal PIC zu implementieren.

VHDL (wenn man drauf hat) seinen eigenen Controller zusammenstellen kann. Ich selbst bin blutiger Anfänger. erkenne aber so langsam das Potential dieser Sprache. Warum ist der Syntax nur an Ada angelehnt und nicht an C? Das macht alles nur noch komplizierter.

FPGA, VHDL & Co. ·pic ·29.10.2008 20:11 ·24 Antworten

Xilinx ISE Problem

Das hat mir bei ISE schon oft unerklärliche Fehler behoben. Wenn das nichts bringt, kannst du anfangen irgendwo nach einem echten Fehler zu Suchen ;-)

FPGA, VHDL & Co. ·Sandy ·08.11.2010 15:30 ·18 Antworten

Lattice CPLD, Flipflop streikt

gut geklappt. Man staunt nicht schlecht ihre schnelles Anstiegszeit. Sobald es mit Flipflop anfangen, da streikt alles (egal ob Zähler, Schieberegister und co) Selbst diskrete Flopflop mit NAND geht auch nicht. Programm: isplever 17. schematic/Abel oder schematic/VHDL Programmer, USB Programmer

M.K schrieb im Beitrag #3429665: > Sobald es mit Flipflop anfangen, da streikt alles (egal ob Zähler, > Schieberegister und co) Was hast du denn ausprobiert? Und was geht nicht? > Selbst diskrete Flopflop mit NAND geht auch nicht. Sieh dir mal das Syntheseergebnis

FPGA, VHDL & Co. ·M.K ·10.01.2014 08:27 ·7 Antworten

Spartan 7 ist da.

Beitrag #4745615: > Hat jemand schon mal Preise oder einen Lieferant gesehen? Ich tippe mal auf Anfang 2018 für wirklich verfügbare Stückzahlen.

FPGA, VHDL & Co. ·Gustl B. ·11.06.2017 21:08 ·25 Antworten

Hilfe für Code - VHDL

nehmen und auch als Überprüfung gerne testen. Die Aufgabe ist nicht schwer. Ich selbst bin noch Anfänger... Siehe das Problem im Dateianhang. Vll hat ja jemd die Muse mir zu helfen und einen fertige Code zu schicken. Vielen Dank und Grüße Martin

FPGA, VHDL & Co. ·Martin ·11.07.2019 16:48 ·25 Antworten

Compilieren von vhdl-code libraries

Deinen Hinweis. Es ist eine Library, die in VHDL geschrieben ist. In meinem Program steht am Anfang: use std.textio.all; library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; use ieee.math_real.all; use ieee.math_utility_pkg.all; use ieee.float_pkg.all; Nun habe ich die

FPGA, VHDL & Co. ·G. B. ·05.11.2006 14:25 ·26 Antworten

Simulation und Resourcen?

immer zu jedem Zeitpunkt mit CLK_Temp verknüpft ist. Schwierig zu erklären, bin selber noch Anfänger. Gruß Hagen

Hey Spitze ich habs verstanden ;o) Was heißt hier Anfänger, tu mal nicht so bescheiden *g* Also ich werd dann mal weiter probieren und bestimmt bald mal wieder ne Frage auf dem Herzen zu VHDL haben... Danke !

FPGA, VHDL & Co. ·ChristofR ·18.05.2005 16:10 ·9 Antworten

VHDL - Software oder Hardware?

Addierer, der aus HA und VA zusammengesetzt ist liefert das richtige Ergebnis und ist für einen Anfänger zu verstehen - und damit für die Lehre geeignet. Peinlich wird es erst, wenn die Lehrbücher den Eindruck erwecken, man würde Addierer heute noch so bauen oder auch nur in HDL so formulieren.

FPGA, VHDL & Co. ·Oliver N. ·24.08.2009 18:10 ·43 Antworten

Die geniale Welt der FPGAs

mit dem EDK für Softcore-Prozessorimplementierung beschäftige ich mich. Ich bin ein absoluter Anfänger und habe keine Ahnung. Doch jetzt möchte ich mir mein erstes FPGA-Board zulegen. Ich tendiere zu XILINX, weil ich die Tools schon einwenig kenne. Zudem ist es mir wichtig einen möglichst modernen

Microblace und den Power-PC-Prozessor mittels >EDK implementieren. Bissel grosse Kaliber für den Anfang. Mein Rat: Bring erstmal den Picoblaze mit UART, LCD, Tastern und weiss der Kuckuk zum Laufen, dann reden wir weiter. EDK für Microblaze und PPC kosten nen Menge geld. MFG Falk

FPGA, VHDL & Co. ·Martin ·12.04.2007 12:43 ·7 Antworten

Neuplazieren (Place&Route) bei hizufügen von Componenten verhindern. (Xilinx, VHDL)

Controller > zu verwenden und das andere als Bildwiederholspeicher. Genau das hatte ich auch von Anfang an vor. Der Controller kann sowieso nur 2 CS a 64 MB. Die DDR3 haben wesentlich mehr Speicher. > Wie ist denn der Controller eigentlich am FPGA angebunden? Tja. Das hatte ich oben schon geschrieben

FPGA, VHDL & Co. ·Christian Armbruster ·01.07.2011 10:51 ·49 Antworten

Problem mit PID Regler

Danke erstmal, jetzt bekomm ich beim compilieren eine fehlermeldung mit der ich nichts anfangen kann. Error (10511): VHDL Qualified Expression error at pid3.vhd(79): RESIZE type specified in Qualified Expression must match std_logic_vector type that is implied for expression by context

FPGA, VHDL & Co. ·Dennis Lindner ·04.10.2011 14:26 ·27 Antworten

QSYS SDRAM Controller funktioniert in Simulation aber nicht mit echter Hardware

dem Geschriebenen vergleichen kannst. Erst wenn das fehlerfrei funktioniert würde ich mit Grafik anfangen. Wenn es da dann weiterhin diese Fehler gibt, dass kannst du sagen, dass es nicht am RAM liegt. Wenn irgendwo die Bandbreite limitiert würde ich mir die Kollisionen irgendwo ausgeben lassen. Ich

FPGA, VHDL & Co. ·Leon B. ·06.01.2020 20:41 ·28 Antworten

VHDL: Variable in Prozesse

Jahren VHDL schreibe, verwende ich fast nur folgende Variante (Bsp.:), die ich auch jedem VHDL-Anfänger bzw. Nicht-Profi empfehlen würde: process(clk) variable flag : boolean; begin if rising_edge(clk) then flag := false; -- hier gleich als erste Zeile einen Wert zuw. ...

FPGA, VHDL & Co. ·Holger ·20.01.2006 12:38 ·28 Antworten

verzweifelung bei warte schleife!

FPGA, das in der Zeit nach der Jahrtausendwende gefertigt wurde, kann mit 5V Hochspannung noch was anfangen. Wenn du da 5V anlegst, geht es einfach kaputt. Ob am IO-Pin 3,3V herauskommen, das hängt davon ab, wie die entsprechende BAnk versorgt ist. Einfach mal die Doku zum FPGA und EVAL-Board befragen

FPGA, VHDL & Co. ·Robert ·18.10.2013 12:34 ·29 Antworten

USBprog zusammen mit Xilinx Spartan3E?

Hallo! ich wollte eigentlich nur wissen ob es fuer Anfaenger empfehlenswert ist den USBprog als Programmer fuer ein Spartan3E-Board zu kaufen? Da das mein erstes Board wird habe ich noch keinen JTAG-Adapter, wollte mir wohl den USBprog zulegen, nur habe ich

zachso schrieb: > Hallo! > > ich wollte eigentlich nur wissen ob es fuer Anfaenger empfehlenswert ist > den USBprog als Programmer fuer ein Spartan3E-Board zu kaufen? NEIN!. Usbprog ist nicht geeignet für Xilinx. Mal ne dumme frage, welches Spartan board wird es sein ? Einige

FPGA, VHDL & Co. ·zachso ·02.12.2009 21:35 ·8 Antworten

warum funktioniert der Code nicht?

günstig paar Cyclone II bekommen. Ich weiss, die sind nicht hypermodern und alles, aber für den Anfang sollte das reichen ;) > Fang nicht mit den Unsinn mit stdulogic an (mit u), std_logic ist ... Okay, alles klar. was ist der Unterschied? Leider hat mir der Altium Designer vorgeschlagen, ich

günstig paar Cyclone II >bekommen. Ich weiss, die sind nicht hypermodern und alles, aber für den >Anfang sollte das reichen ;) Mehr als genug. >> Fang nicht mit den Unsinn mit stdulogic an (mit u), std_logic ist ... >Okay, alles klar. was ist der Unterschied? Hab ich im Detail nicht im Kopf,

FPGA, VHDL & Co. ·Tobias P. ·29.01.2008 11:10 ·8 Antworten

Schon wieder synchron/asynchron.

verstehe nicht so ganz wie ich das machen soll... Eine Beispiel wäre hilfsreich... (sorry, bin Anfänger :) )

machen soll... WAS willst du KONKRET machen? >Eine Beispiel wäre hilfsreich... (sorry, bin Anfänger :) ) Und dann mit nem Grafikcontroller und Z80 hantieren? Gewagt, gewagt. MFG Falk

FPGA, VHDL & Co. ·Koblenzer ·21.08.2007 16:11 ·8 Antworten

brauche hilfe bei VGA LCD interface controller projekt

, habe mir von Xilinx das free software Paket zum programmieren besorgt doch wirklich was damit anfangen konnte ich nich weil is ja schon ne ganz andere Materie als n AVR mit C zu programmieren. Grobi

oberen und einen unteren bereich des TFT mit Daten versorgen. Soviel erstmal dazu. Wennn du anfängst dich an VHDL oder was auch immer für eine Hardwarebeschreibungssprache machst, kannst du ja nochmal bescheid geben. Gruß, Manuel

FPGA, VHDL & Co. ·Grobi ·18.11.2007 18:47 ·8 Antworten

Wie viele Logicelemente braucht mein FPGA?

Viele gerne in SW. Es braucht also noch wenigstens einen NIOS-Prozessor. Wenn du damit heute anfängst, bist zu Weihnachten 2021/22 fertig.

Weltbester FPGA-Pongno schrieb im Beitrag #6065206: > Wenn du damit heute anfängst, bist zu Weihnachten 2021/22 fertig. Die ganzen Dünnbrettbohrer und Low-Performer hier im Forum würden das auch auf dem größten FPGA nicht bis Weihnachten 2080 hinbekommen, deshalb sind Sie an

FPGA, VHDL & Co. ·Günther ·12.03.2020 19:09 ·8 Antworten

Quartus. Case statement mit 256 when wirft Fehler

Zielarchitektur. VHDL ist hinsichtlich des FPGA-Targets so architekturunabhängig, wie es einem blutigen Anfänger erscheint. Wenn etwas unter Lattice synthetisiert, aber nicht unter intel/Altera dan bedeudet das nicht , das das VHDL parsen vom Quartus fehlerhaft ist.

: > ich hab es umgeschrieben, jetzt gibt es eine Menge arrays. Ich hätte das das zwar auch von Anfang an in eines oder ein paar Arrays gepackt, aber prinzipiell sollte das mit den 256 Case-Abfragen schon funktionieren. Und der Synthesizer braucht das "when others" sowieso nicht, weil alle für ihn relevanten

FPGA, VHDL & Co. ·Ale ·11.07.2019 11:05 ·8 Antworten

Timing Report

Frequenz die mein System im ganzen nutzt? Also Takte ich damit alles in meiner Schaltung? Ich habe am Anfang ein DCM mit dem ich den Eingangstakt erhöhe. Wie erfahre ich nun welche Frequenz ich danach heraus bekomme? Weiterhin steht noch das mit drin: [vhdl] Timing summary: --------------- Design

. Der von der PLL erzeugte Takt soll nachher lediglich Zähler takten. Um mein Anliegen vom Anfang nochmal anders zu formulieren. Ich möchte gern wissen wie ich durch den Timing Report erfahren kann, was ich z.B. für eine Zeit zwischen dem Ausgang der PLL und dem Eingang des Zählers habe und

FPGA, VHDL & Co. ·Andi P. ·08.05.2014 10:13 ·10 Antworten

Frage zu Ethernet

Und der muss dann wohl noch über MDIO programmiert werden. Aber auch das ist machbar. Aber als Anfänger würde ich für alles zusammen so mit 3 Monaten Aufwand rechnen.

der muss dann wohl noch über MDIO programmiert werden. Aber auch das > ist machbar. > Aber als Anfänger würde ich für alles zusammen so mit 3 Monaten Aufwand > rechnen. Die Phy muss natürlich physikalisch vorhanden sein. Diese hat eine standardisierte Schnittstelle MII 100Mbit GMII 1Gbit

FPGA, VHDL & Co. ·ET ·08.05.2013 08:31 ·7 Antworten

STM32 + FPGA = VGA output

512KB SRAM hat der DE1 auch noch. Damit kann man schon etwas anfangen mit VGA. GRuss

http://www.mikrocontroller.net/articles/Projekt_VGA_Core_in_VHDL Und für Anfänger natürlich Peters VHDL-Odyssee, die vor 2 Jahren begonnen hat: https://www.google.de/search?redir_esc=&client=ms-android-htc-rev&hl=de-DE&oe=utf-8&safe=images&q=peter+vhdl+vga&source=android-browser-type

FPGA, VHDL & Co. ·Felix F. ·12.07.2015 18:44 ·7 Antworten

CPLD oder FPGA?

- 2 x MUX - 2 x NAND - 2 x 3-state Line Driver - 1x Quad D-FlipFlop Da ich aber absoluter Anfänger bzgl. CPLD/FPGA/VHDL bin, wollte ich fragen, ob das überhaupt geht, oder ob ein CPLD ungeeignet (evtl. zu 'klein') für diese Aufgabenstellung ist und ich besser einen FPGA nehme (was ich aber ungern

> Da ich aber absoluter Anfänger bzgl. CPLD/FPGA/VHDL bin, Dann würde ich mir erstmal anschauen was was ist und was jeder kann. ...VHDL ist eine mögliche Programmiersprache für FPGAs und CPLDs. zu CPLD http://www.fischl.de

FPGA, VHDL & Co. ·Sam ·07.05.2011 21:13 ·7 Antworten

CDC übertragung von Daten zwischen zwei Modulen unterschiedlichen clocks

überläuft. Dazu musst du es aber erst mal ein Stück weit "füllen", bis du auf der anderen Seite anfängst, zu lesen. Tja und dann musst du der lesenden Seite ja irgendwie mitteilen, dass sie jetzt anfangen darf, zu lesen. Diese Methode erzeugt natürlich eine gewisse Latenz. Willst du aber nur hin

FPGA, VHDL & Co. ·clockdomain ·15.03.2019 15:23 ·7 Antworten

Spannugsregler für Spartan S400 Auswahlhilfe (Reichelt)

Bestellung bei Reichelt machen, so dass ich eigentlich die Teile dort kaufen wollte. Gruß vom FPGA-Anfänger

Kann mir nicht noch jemand weiterhelfen ? Insbesondere für die 1,2V Versorgung ? Grad als Anfänger möchte ich ja jede Fehlerquelle ausschließen. Gruß vom FPGA-Anfaenger

FPGA, VHDL & Co. ·P. Zimmermann ·12.12.2006 17:36 ·3 Antworten

GTP I/Os im FPGA noch abänderbar?

! So verhält sich wohl auch meine Netzwerkkarte. Die sieht zwar was, kann aber nichts damit anfangen...

FPGA, VHDL & Co. ·mehrrerer ·18.05.2022 09:26 ·34 Antworten

CO2 Messung mit FPGA

FPGA. Mal so generell, FPGA mit 1-2kLE kosten doch eh nix mehr heutzutage und ein Softcore braucht anfangs vllt 400LE, also extrem klein. Da spielt man in der selben Preis-Klasse...was aber eh egal hier ist, weil der SCD30 Sensor schon 30€ kostet. VORTEIL: Was mir persönlich am MAXCO2 gleich aufgefallen

FPGA, VHDL & Co. ·Enthusiast P. ·12.03.2021 18:48 ·34 Antworten

Verilog UDLY

verstehen, kenne mich aber nur mit VHDL aus. Mit dem #UDLY in der folgenden Zeile kann ich nichts anfangen. read_valid <= #UDLY 1'b0; Was bedeutet es. Danke Tom

Thomas Reinemann schrieb: > Mit dem #UDLY in der folgenden Zeile kann ich nichts anfangen. > > read_valid <= #UDLY 1'b0; > > Was bedeutet es. Das ist ein sogenanntes intra-assignment delay. Der Ausdruck auf der rechten Seite wird ausgewertet (hier trivial: 1'b0)

FPGA, VHDL & Co. ·Thomas Reinemann ·25.02.2010 10:42 ·4 Antworten

IDE für Spartan 3

als standalone tool für letztere brauchst du ein Xilinx-Programmiergerät, deshalb ist es wohl am Anfang beser erst mal mit dem digilent tool zu arbeiten.

FPGA, VHDL & Co. ·Xilinxer ·11.05.2018 06:16 ·19 Antworten

VHDL Probleme

ein Tipp) aber die werden noch immer nicht angezeigt! Bitte um Hilfe! mfg. christian, VHDL- Anfänger

FPGA, VHDL & Co. ·Tobias Danz ·16.01.2005 13:33 ·19 Antworten

Cypress FX3 USB IC

Threds aber insgesamt 32 Sockets ansprechen kann. Das ist aber schon ziemlich abgehoben. Du als Anfänger brauchst die 2 Bit Geschichte. Also 4 Threads an 4 Sockets maximal. Die 4 Threads lassen sich übrigens völlig frei auf die 32 verfügbaren Sockets mappen, aber ich hab bei mir auch nur 1:1 gemappt

FPGA, VHDL & Co. ·Johann ·12.06.2012 10:09 ·44 Antworten

Cyclone oder Spartan an Ethernet

(~8 KiB) 13 us. Von den möglichen 10 Gb/s nutzen wir im Schnitt ca. 6 Gb/s. Der Jitter vom Paket-Anfang ist ca. 0.01 us Standardabweichung. Demnächst steigen wir auf 100 GbE um, um die Serialisierungszeit der Jumbo Frames zu reduzieren (0.7 us statt 7 us; macht bei ein paar switches schon was aus; switch

FPGA, VHDL & Co. ·FPGA ·09.11.2020 15:45 ·44 Antworten

State Maschine ; Ausgangssignale in jedem State oder seperat per Concurrent Assignement

kann, und das concurrent statement eine getrennter Prozozess ist. Du kannst die Signale aber am Anfang deiner FSM zuweisen. [vhdl] process(clk) begin if rising_edge(clk) then o_pwrready <= '0'; -- default, wird bei Bedarf weiter unten überschrieben case pr_state is

Klaus F. schrieb im Beitrag #4255290: > Du kannst die Signale aber am Anfang deiner FSM zuweisen. > ... Die Default-Zuweisung wird ja in kombinatorischen Prozessen verwendet, um Latches zu verhindern. Bei deinem getakteten Prozess brauch es nur evtl. problembedingt/vereinfachend

FPGA, VHDL & Co. ·Reto B. ·02.09.2015 08:07 ·7 Antworten

CPLD und FPGA von Hand konfigurieren

IO und interne Zellen (FF+LUTs) und deren Verschaltung untereinander sind schon genug für den Anfang. Bei Xilinx CPLD (XC9000/XL) werden z.B. Progfiles im JEDEC Format erzeugt. Deren Dekodierung ist relativ simple. Einfach mal schauen, was sich bei einzelnen IOs verändert, schon hat man einen

FPGA, VHDL & Co. ·Oliver Kroll ·04.02.2013 10:45 ·20 Antworten