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LVDS Display per Spartan 6 ansteuern

Ich habe die Artikel mit Spannung gelesen und am Ende bleiben mir noch ein paar Fragen. Für den Anfang reduziere ich es auf wenige :) Ich habe mit FPGAs noch nicht viel Erfahrung, daher kann ich nicht einschätzen, welcher meine Anforderungen erfüllen kann. Und zwar will ich ein LVDS Signal mit 28

FPGA, VHDL & Co. ·fpga ·10.04.2012 11:28 ·21 Antworten

Betriebsblind

Da kein PowerUp reset vorhanden ist, ist am Anfang der vector wirklich undefiniert. Da er wie ein schieberegister wirkt, (in jedem Takt wandert der eingelesene Zustand von adc um ein FF), füllt er sich langsam mit dem Wert von ADC. Warum der Spass?

FPGA, VHDL & Co. ·Sebastian J. ·24.01.2006 14:38 ·21 Antworten

Flanke erkennen, Signal setzen

ich mich wirklich mal befassen. Ansonsten merke ich leider immer wieder, dass ich hier blutiger Anfänger bin. Ich vermute das beste wird sein, mal nach VHDL-Kursen in Hessen oder Umgebung von Hessen zu suchen. Vielen Dank für eure Hilfe. Hier noch mein Code: [vhdl] library ieee; use ieee.std_logic

FPGA, VHDL & Co. ·Dennis R. ·11.02.2013 14:35 ·55 Antworten

Pipeline anhalten

Register in die Umwelt führen kann? O.O Bleibt eigentlich nur der Nachteil, dass so "vom Ende bis zum Anfang der Pipeline" plus einige ORs innerhalb eines Taktes gehen muss und diese Zeit von der möglichen Berechnungzeit der ersten Stufe (von der ich jetzt ausgehe, dass sie auch örtlich am weitesten entfernt

FPGA, VHDL & Co. ·Michael S. ·16.05.2013 07:21 ·23 Antworten

Ultraschallentfernungsmessung mit FPGA

schäuen Die Scheu --> scheuen ;-) > Bitte gebt mir Verbesserungsvorschläge, Soweit ein guter Anfang. Aber ein paar Verbesserungsvorschläge häte ich doch noch... ;-) Die Sensitivliste ist überbestimmt: [vhdl] --Zähler1: Zählprozess process ( clk, clk2) --Timer wird auf 5mm Weg/Periode gesetzt

FPGA, VHDL & Co. ·Thomas Eichstetter ·24.06.2011 21:08 ·23 Antworten

Einfacher CPLD programmer & CPLD problem

URL verloren, kann mir vielleicht jemand sagen wo ich ein paar infos dazu her bekomme (eine art anfänger tutorial)? Ich habe einen CPLD im einsatz der eine Addresse de-multiplexen soll allerdings arbeitet der nicht korrekt, irgendwas scheint der zu machen aber nicht das was ich will... Brauche

FPGA, VHDL & Co. ·Marius S. ·25.07.2005 23:36 ·23 Antworten

ILA-Signale können nicht gebaut werden

kommt häufiger vor, dass er nach einer Änderung von Signalen etwas baut, womit er später nichts anfangen kann. Der Core wird gar nicht gefunden. Abhilfe: Alle Signale aus. Debug-Anweisungen im XDC säubern (da bleiben nämlich trotz Entfernen Reste), "runs" löschen und alles einmal neu durch.

kommt häufiger vor, dass er nach einer Änderung von > Signalen etwas baut, womit er später nichts anfangen kann. Der Core wird > gar nicht gefunden. Abhilfe: Alle Signale aus. Debug-Anweisungen im XDC > säubern (da bleiben nämlich trotz Entfernen Reste), "runs" löschen und > alles einmal neu durch.

FPGA, VHDL & Co. ·Oli ·25.11.2019 02:21 ·8 Antworten

Frage zu Prozessabläufen

den Code reingestellt. Ich weiß, dass die Ifs etwas umständlich sind, aber für mich geht es am Anfang nur ums Verständnis. library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; ---- Uncomment the following library declaration if instantiating

Das heisst, das dein Prozess (im Simulator) genau einmal durchlaufen wird, selbst wenn inx von Anfang an konstant ist und sich nicht ändert. Probier mal folgendes aus: Lösch die Sensitivitätsliste weg und schreibe "wait on inx;" _vor_ dem restlichen Code. Ausserdem musst Du den Initialisierungswert

FPGA, VHDL & Co. ·Martin ·21.12.2005 15:38 ·8 Antworten

Taschenrechner in VHDL

Ohne Testbench sollte man garnicht erst mit dem FPGA anfangen ;-) Das ist reine Zeitverschwendung und hoffentlich merkst du das gerade! Es gibt nur eine einzige (!!!) Ausnahme bei der es erlaubt ist ohne eine TB direkt auf den FPGA zu gehen: Dein Vorname

FPGA, VHDL & Co. ·andreas ·12.11.2012 09:32 ·25 Antworten

CPLD in-Clock Problem

durch den Takt langsam hochzählen sollten, schalten lediglich hin und her bei jedem Takt, was am Anfang in etwa so aussieht: 0000 Takt 0110 Takt 0000 Takt 0110 ... Ich habe testweise mal den Takt komplett entfernt, so, dass der Takteingang hochohnmig ist, und, dann ändert sich tatsächlich

FPGA, VHDL & Co. ·phanaton ·20.06.2012 20:05 ·25 Antworten

FPGA Kopierschutz mit einem DS2432

296" heisst, sollte ja inzwischen auch jeder Eagle-User wissen. Die Hotline wusste es sicher von Anfang an ;)

FPGA, VHDL & Co. ·Michael Sauron ·07.01.2011 15:51 ·25 Antworten

Fragen zu ersten VHDL Beschreibung (UART Transmitter)

Hi, ich bin VHDL Anfänger (sonst nur embedded C++) und wollte ein "einfaches" Hello World VHDL erzeugen: Button press -> sendet Hello World über Uart. Leider habe ich nichts zufriedenstellendes gefunden und daher etwas eigenes

habe ich mir noch nicht so genau angeschaut. Ich empfehle aber weniger bis gar keine Variablen am Anfang zu nehmen. Auch sind Prozeduren in der Regel nicht notwendig/hilfreich. Ich schreibe schon sehr lange und sehr viel, aber Prozeduren nutze ich nur in der Testbench.

FPGA, VHDL & Co. ·vhdlnub ·22.11.2019 13:33 ·14 Antworten

Komponenten-Instanzierung vs. Entity-Instanzierung

vhdl] foo_inst: entity work.foo ... [/vhdl] Die Komponenten-Instanzierung erschien mir von Anfang an aufgeblasen und verletzt das Prinzip des DRY (don't repeat yourself); warum ist sie weitläufig der Standard, auch wenn in den meisten Fällen absolut unnötig? Gibt es bei der Entity-Instanzierung

greg schrieb im Beitrag #3653494: > Die Komponenten-Instanzierung erschien mir von Anfang an aufgeblasen und > verletzt das Prinzip des DRY (don't repeat yourself); warum ist sie > weitläufig der Standard, auch wenn in den meisten Fällen absolut > unnötig? Gibt es bei der Entity-Instanzierung

FPGA, VHDL & Co. ·greg ·13.05.2014 10:06 ·7 Antworten

T51 initialisierungsprobleme

empfehlen), 6. zu sampelnde Signale ins setup von SignalTap eintragen. 7. Trigger festlegen(für den Anfang am besten erstmal einen einfachen Basistrigger) 8. Design mit SignalTap compilieren. 9. FPGA configurieren. 10. Mit Start und Stop in SignalTap angucken was im Design passiert. 11. gg. mit 5 weitermachen

#470976 Viel Spaß damit TobiFlex PS: Vielleicht solltest du erstmal mit kleineren Sachen anfangen.

FPGA, VHDL & Co. ·MarekSwierzy ·25.05.2007 22:40 ·7 Antworten

FPGA DEV Board

ist es o.k. die Chips für Lernzwecke einzusetzen. Neue Designs würde ich mit aktuelleren Chips anfangen. Duke

FPGA, VHDL & Co. ·comscience23 ·27.07.2018 11:01 ·26 Antworten

3 Sensoren in ein Register

>Warum sollte man keine Variablen benutzen? Wo liegt der Nachteil? Weil der Unterschied von Anfängern nur schwer verstanden wird. Und zwingend braucht man die am Anfang nicht. MFG Falk

FPGA, VHDL & Co. ·Moe ·22.11.2007 16:59 ·12 Antworten

Xilinx Workflow / Arty Tutorials und Softcore?!

Hallo zusammen, ich bin Anfänger in Sachen FPGA und habe mir ein Arty A7-Board gekauft, und nun fleißig am VHDL lernen und verstehen. Viele Tutorials, auch von Xilinx oder Digilent, benutzen den Arty/Artix allerdings irgendwie nur als Microcontroller-Ersatz, in dem sie gleich mit dem Micro Blaze anfangen und dann mit dem Blockdiagrammdesigner zig Schnittstellendecoder für LAN etc. hinhauen und verbinden, und machen dann mit C Code weiter. Aber das ist doch nicht der Sinn eines FPGAs? Dann kann ich

FPGA, VHDL & Co. ·Mops ·12.02.2021 17:30 ·4 Antworten

Kombinatorik und Takt trennen?

und alles weitere wieder im kombinatorischen Richtig, und /genau/ das verstehen offenbar viele Anfänger nicht. Such einfach mal hier im Forums nach "kombinatorische Schleife" oder "combinatorial loop". Dieser Fehler taucht laufend auf. Und zu 99% warst dann eben ein Zähler im kombinatorischen Prozess

FPGA, VHDL & Co. ·Dussel ·12.06.2016 13:34 ·29 Antworten

Konfiguration XILINX Spartan-3

komisch. Nahja. Nun zum zweiten Teil der Konfiguration, zu dem ich auch ein paar Fragen als Anfänger habe: Zu den seriellen Datenleitungen zwischen FPGA und PROM find bei quasi allen Designs externe Pullups zu verschiedenen Rails. Im Datenblatt find ich aber zu jedem Pin die Aussage, dass

FPGA, VHDL & Co. ·Benjamin ·07.04.2011 14:56 ·29 Antworten

Zähler

JNC @@1 OR EAX,ECX end; Man nimmt nun eine 32 Bit Variable und setzt sie zu Anfang auf 0000011111b -> 31d. Dann eine Schleife von 0 bis 251 L := 31; for I := 0 to 251 do begin WriteLn( ToBinary(L, 10) ); L := NNextPermutation(L); end; und schwups kommt exakt unsere

FPGA, VHDL & Co. ·kest ·18.08.2005 12:03 ·45 Antworten

VHDL Statement coverage für Arme?

ja (keine NRE wie beim ASIC) > tipp-topp für's Debugging eingesetzt werden kann... Hm die zu Anfang erwähnte DO254 behandelt zwar auch FPGA's, will aber wohl adHoc inEcht-Test ohne den versuch einer Verifikation per Simulation vermeiden. -> ist ja airborne, das tut auch ohne NRE richtig weh. Und

FPGA, VHDL & Co. ·Fritz Jaeger ·06.11.2013 11:55 ·31 Antworten

Latente Phobie gegenüber VHDL-Simulationen

out-of-the-box. Die IP-Cores (bei Altera) sind ausgereift, die Verschaltung recht übersichtlich. Bevor ich anfange eigene Module zu machen, überlege ich schon etwas länger... Aber mit einer TB anzufangen würde ich nicht machen, wenn man gute Erfahrungen ohne hat. In den ersten Jahren habe ich viel simuliert

FPGA, VHDL & Co. ·Markus Frisch ·02.12.2013 21:47 ·41 Antworten

DDS mit AM Modulation

Signal fängt bei Offset 0x80 an. Entschuldige bitte die schlechte Quali. Hoffe du kannst was damit anfangen

FPGA, VHDL & Co. ·Commtel @msn ·25.05.2010 07:16 ·37 Antworten

Bausteine für optischen Link

Für den Anfang: http://origin-www.cypress.com/file/113721/download genügt erstmal das. Anmerkung: die üblichen Optomodule für 155 Mbit/s machen problemlos auch weit höhere Datenraten. Ich habe selbige auch für

sind da die Teile mit 8b/10b und der Kodekombination zur Synchronisation K28.5 geeignet. Für den Anfänger auf diesem Gebiet sind diese Schaltkreise deutlich problemloser, zumal sich da u.a. auch eine Paketdatenübertragung anbietet.

FPGA, VHDL & Co. ·Martin ·13.11.2015 10:14 ·7 Antworten

Spartan-3

und geh mit dem KIT gleich mal in die Vollen..:-) Muss gestehen, dass ich noch der absolute Anfänger bin und alles Neu für mich ist. Denke aber, dass das mit der Zeit, oder besser gesagt ein paar Nächte vorm Rechner, schon werden wird. Ich geb´ Dir ein feedback wie es läuft. Gruss Marius.

Hallo erstmal, nun mal ein kurzes Anfänger - feedback... Webpack und Update heruntergeladen, installiert. Nebenbei den Netzstecker in eine "EU-Norm" verwandelt und eine kleine Schaltung gebastelt, Ports belegt und da steh ich nun - geht

FPGA, VHDL & Co. ·Marius Hettich ·06.09.2005 19:57 ·7 Antworten

[VHDL] Inkrementieren eines std_logic_vectors

Bei uns funktioniert die Deklaration; Alle Werte sind am Anfang mit 0 initialisiert, der Fehler tritt erst nach der ersten Addition auf.

FPGA, VHDL & Co. ·Tandrael ·10.08.2013 15:24 ·20 Antworten

CPLDs sind tot es lebe?

to live forever? Mein Gott, dieser Trend ist doch schon seit mindestens 10, eher 20 Jahren so! Anfang 2000 kamen die ersten Spartan3 raus, die waren nicht mehr 5V tolerant. So what! Für Neuentwicklungen nahezu bedeutungslos! >configuration memory, integrated ADC... Nur sind bei den FPGAs ja auch

FPGA, VHDL & Co. ·La ·22.03.2017 11:55 ·21 Antworten

FPGA für Kamera-Synchronisation mit Raspberry Pi 3 gesucht

leider auch nicht näher aus. Mit den Begriffen MIPI und Parallel Video kann ich leider nicht so viel anfangen... Lattice HDR60 scheint ziemlich teuer zu sein... Wie können dort die Kameras angeschlossen werden? USB wohl kaum... Können drei Kameras angeschlossen werden? Und: ansteurbar mit einer Raspberry

FPGA und synchrones Trigger-Signal. Alternatives Konzept: Zeitstempel der Aufnahmen und dann am Anfang und Ende ein bisschen wegschneiden ;-) @Martin S.: Handelt sich erstmals um einen Prototyp! Später kommen bestimmt bessere Microcontroller/Boards, FPGAs und Kameras zum Einsatz... Geht erstmal darum

FPGA, VHDL & Co. ·Matthias ·26.04.2018 14:18 ·10 Antworten

Mit std_logic_vector Mittelwert berechnen

neuer Datenwert, der wieder mit aufsummiert werden soll, da sollte die state machine also wieder am Anfang stehen. Ich wäre für Hinweise dankbar! Vielen Dank! Andi

Datenwert, der wieder > mit aufsummiert werden soll, da sollte die state machine also wieder am > Anfang stehen. Um es kurz zu machen: du kannst Das alles in Integer rechnen und erst kurz vor der Übergabe konvertieren. [vhdl] data_in_fifo <= summe_v(25 downto 10); --10 nach rechts shiften = /1024

FPGA, VHDL & Co. ·Andi ·06.01.2011 09:00 ·8 Antworten

Warnings bei ModelSIM XE II 5.8c

vhdl] Gemäss dem Waveform Screenshot im Anhang sind alle Signale sauber definiert, schon ganz vom Anfang an. ModelSim gibt aber trotzdem einige solche Warnungen aus: [pre] # Time: 0 ps Iteration: 0 Instance: /kusb_io_flex_testbench_readertest_r1a_mode0/mykusb_io_flex/mycapture/mycapturelogicfall

>Gemäss dem Waveform Screenshot im Anhang sind alle Signale sauber >definiert, schon ganz vom Anfang an. ModelSim gibt aber trotzdem einige >solche Warnungen aus: >Woher könnten diese Warnungen jetzt noch stammen? Sind sicher einige interne Signale im Modul, die du nit initialisiert hast.

FPGA, VHDL & Co. ·Martin Kohler ·11.10.2007 07:16 ·8 Antworten

Hilfe beim Umschreiben benötigt :(

gescheiten Ersatz der funktionieren könnte.... Kann mir hier einer vllt helfen, bin totaler VHDL Anfänger und irgendwie fehlt mir die Idee.... begin if(sw3_8_rst='1' and rst='0') then count:=50; rst:='1'; elsif(sw3_8_rst='0' and rst='1') then rst:='0'

nacht und beim rst soll er auf 50 zurückgestellt werden. Aber man merkt wohl, dass ich ein totaler Anfänger dabei bin und wohl nicht wirklich viel bisher verstanden habe

FPGA, VHDL & Co. ·Peter ·12.06.2009 23:42 ·4 Antworten

Bitstrom per Huffman-Tabelle erzeugen

Nach längerer Zeit möchte ich mich mal mit meinem Ergebnis melden. Am Anfang hatte ich ja versucht eine (sehr sehr große) Kombinatorik zu beschreiben, die auf einer 128 Bit Variable basiert. Leider hatte ich da viele Probleme in Hinsicht der Resourcenverwendung und des Timingverhaltens

FPGA, VHDL & Co. ·Cihan Kalayci ·31.01.2013 09:36 ·44 Antworten

ein synchronisieren zum Wahrscheinlich nicht letzten mal

Hallo Zusammen, ich habe eine Anfänger Frage: Was macht dieser Code ? Ich weiß was ein synchronisieren ist aber: Wieso ist EPP_strobe_reg ein Schieberegister ? Was ist der Eingang des Schieberegister ? Vielleicht verstehe ich auch

eher den unterschiedlichen Laufzeiten im FPGA entgegen wirken muss. Metastabilität ist nämlich bei Anfängern sicher kein relevantes Thema. Siehe http://www.lothar-miller.de/s9y/categories/35-Einsynchronisieren

FPGA, VHDL & Co. ·Sync ·03.03.2014 15:44 ·7 Antworten

E-funktionen mittel LUT in Ram abfahren

da eine Frage und hoffe, dass jemand so nett sie mir zu beantworten, da ich leider ein totaler Anfänger in FPGA bin:( Ich hab follgendes Problem. Ich möchte verschiedene E- funktion in mehreren LUT abfahren, dazu sind 12 bit Quantiesierung (also 4096) und dies für 9091 Werte. Dies mulitpliziert

> da ich leider ein totaler Anfänger in FPGA bin:( Dann wirst du mit dieser Aufgabe eine steile Lernkurve vor dir haben... > Ich möchte verschiedene E- funktion in mehreren LUT abfahren Es gibt doch nur /die/ e-Funktion :-/ Wie

FPGA, VHDL & Co. ·Igor ·24.10.2009 16:11 ·7 Antworten

Xilinx CPLD/FPGA Programmierung

selbst auch mehr mit programmierbarer Logik machen. Hab gerade ein CPLD Board geroutet (mal für den Anfang). Viel mehr interessieren mich aber die FPGAs. Deshalb wollte ich wissen, ob du ein Development Board für FPGAs hast?? Hast du vor dir ein Board zu besorgen?? Gibts gute aber billige Boards mit leistungsfähigen

musst und dafür aber exakte Laufzeiten sehen kannst. Aber diese Optimierungsschritte braucht man anfangs überhaupt gar nicht - auch nicht unbedingt für größere Projekte. Constraints sind auch andere, aber die Datenblätter ja auch. Ansonsten eben mein Haupttipp : immer im Hinterkopf behalten, was aus

FPGA, VHDL & Co. ·christian ·31.12.2004 11:42 ·7 Antworten

Mit CoreGen generierte Cores in ModelSim simulieren

simuliert wird. Das geht vielleicht bei kleineren Projekten. Bei richtigen Projekten arbeitet man am Anfang sowieso nicht mit der Xilinx-Oberfläche, sondern nur mit Editor und Simulator, und zwar mit einem richtigen Simulator. Dabei braucht es oft auch gar keine graphische Darstelleung der Signale, sondern

FPGA, VHDL & Co. ·Ratsucher ·06.03.2007 22:42 ·19 Antworten

Dividieren möglich?

der Synthese. Du könntest dich auch nach Algorithmen umschauen die ohne Division auskommen. Ein Anfang wäre schonmal die Division in eine Multiplikation umzuwandeln.

FPGA, VHDL & Co. ·Xris ·30.12.2007 14:20 ·19 Antworten

FPGA-Tools in VirtualBox unter Linux

möchte, z.B. um Daten zu sampeln. Wenn die USB-Verbindung abstürzt, muss ich wieder von Vorne anfangen. Insbes. bei seltenen Ereignissen wird's dann sehr hart.

FPGA, VHDL & Co. ·Sigi ·01.10.2021 14:23 ·21 Antworten

NIOSII mit SDRAM startet nicht.

Sorry, ich weiß auch nicht mehr. Aber Du siehst, dass man von Anfang an sorgfältig arbeiten muss. Meist ist man zu schnell, ändert zu viele Sachen, möchte mal eben ausprobieren. Das kann man sofort vergessen. Ich habe unzählige Designs mit NIOS und SDRAM/DDR... und

FPGA, VHDL & Co. ·GS ·16.09.2013 21:41 ·24 Antworten

Spartan oder Cyclone

Vertreter und die FAE's in die Firma ein und wähle den freundlicheren und hilfsbereiteren. Gerade am Anfang ist man auf Tipps und Hilfe vom Hersteller angewiesen. Klaus

FPGA, VHDL & Co. ·Foading ·26.01.2007 11:07 ·24 Antworten

Programmierung eines FPGAs durch µC

den Umweg JEDEC -> SVF -> VME einbinden, das neue Diamond 2.0 kann mit CPLDs leider nichts mehr anfangen.

FPGA, VHDL & Co. ·FloKath ·28.08.2012 18:00 ·25 Antworten

VHDL Datentyp konvertierung

kein Wunder, dass das nicht geht. Sieh dir mal an, wie ein VHDL-Modul aufgebaut ist. Da steht am Anfang immer sowas: [vhdl] library IEEE; use IEEE.STD_LOGIC_1164.ALL; : : [/vhdl] > Existieren effizientere Methoden? Definiere "Effizienz"! Wo sind die Daten gespeichert? In einem RAM? Wie greifst

FPGA, VHDL & Co. ·kurt ·18.05.2011 12:21 ·25 Antworten

System interner Reset

Hi, ich bin noch Anfaenger, deshalb koennte es falsch sein. In meinem Design hab ich ein Modul welches ein Systemresetet an alle anderen Module ausfuehrt. Beispiel (peusdo vhdl: [vhdl] process(clk) begin if rising_edge

FPGA, VHDL & Co. ·Paul Jensen ·05.02.2009 10:16 ·25 Antworten

GAL: Decoder 8Bit/3xBCD

Hi@all, ich melde mich auch mal wieder! Also in der Tat, ich stehe noch am Anfang meiner GAL-Karriere. - GAL26CV12 "fully compatible with 22V10" (siehe Datenblatt) - Die Pinbelegung ist nicht so entscheidend, ich muss dann eben die Leitungen zur Anzeigenplatine vertauschen. -

FPGA, VHDL & Co. ·Camel ·04.12.2006 12:11 ·25 Antworten

VGA Text Mode Problem

Hmmm.., ich habe eine Lösung gesucht, wie ich das zb mit "if test = ..." evtl umschiffen kann als Anfänger. Gruss

FPGA, VHDL & Co. ·Samuel J. ·19.09.2014 14:12 ·34 Antworten

Einstiegsboard Spartan-6

Minimum-System-Development-Board-/251486588804?hash=item3a8dc4cf84:g:DcAAAMXQrhdTRJ6w m.E. für den Anfang völlig. Dann noch für 5€ (oder so) einen USB Blaster dazu und Du kannst loslegen. Schalter und LED's (die auf den Starter Kits sonst drauf sind) kannst Du billiger auf ein Breadboard stecken.

FPGA, VHDL & Co. ·Torben Kuhn ·02.03.2016 12:27 ·27 Antworten

High Speed Capturing (10MByte/sec)

Blos nicht anfangen den TCP/IP Stack im FPGA selber zu implementieren. Ich gibt ICs wie den W5300 von WIZnet die alles für Dich erledigen. (Ist wie der FTDI-USB-Chip) Der W5300 enthält einen Hardwired TCP/IP Stack

FPGA, VHDL & Co. ·Günter (dl4mea) ·19.11.2010 14:33 ·27 Antworten

GHDL - Kein Ergebnis

Testausgabe herausnehme nichts mehr funktioniert, sobald ich aber ein einfaches report "Start"; an den anfang der testbench schreibe bekomme ich den Output wie im letzten Post.

wegoptimiert? > Frage nicht verstanden. Du kannst auch mal deine Erfahrungen posten. Für weitere Anfänger. Gab hier auch in einem anderem Forum ein Diskussion zur Lernkurve für VHDL. Dabei spielt der Simulator eine wesentliche Rolle. Das Forum lebt hier von vielen Seiten.

FPGA, VHDL & Co. ·Logikgatter ·07.06.2013 08:46 ·7 Antworten

Verhalten von Signalen nach zuweisung

@ Der Anfänger >Oder einfacher Ausgedrückt: Wie behalten sich die sechs Eingangssignale >für meine Komponenten die Daten, bis die Bereichnung fertig ist? Mittels Register/FlipFlops? MfG Falk

@ Der Anfänger >Da bin ich jetzt auch drauf gekommen. Ich mache es jetzt >folgendermassen, es wäre super, wenn jemand sagt, ob das totaler Quatsch >ist: Poste mal ein wenig Code (als Anhang), das sagt mehr

FPGA, VHDL & Co. ·Der Anfänger ·03.06.2007 13:13 ·7 Antworten

ADC Daten in Spartan einlesen

Na nur mit clk und daten[15..0] wirst du nix anfangen können. Am besten du siehst dir das datasheet an. es sind sicherlich einege andere steuerleitungen zum FPGA geroutet. Und dann shcreibst du einen Controller in VHDL o. Verilog. (anhand des

MXM schrieb im Beitrag #1865673: > Na nur mit clk und daten[15..0] wirst du nix anfangen können. Lies mal das DB durch. Als Minimalbeschaltung würde das (mal abgesehen von den statischen Control Pins) hier tatsächlich ausreichen... [pre] The output data may be latched on the rising

FPGA, VHDL & Co. ·Chris ·22.09.2010 11:12 ·6 Antworten