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FPGA fürs Hobby

Am Anfang würde ich mir mal die (kostenlose) Entwicklungsumgebung von einem der grossen Hersteller herunterladen und ein Tutorial durcharbeiten. Mit dem eingebautem Simulator kannst du dann schon mal Trockenübungen

FPGA, VHDL & Co. ·Knuddel Pudel ·15.01.2007 09:39 ·16 Antworten

Integer-Ziffernfolge in Array speichern

Unverständnisses) so gelößt: Möchte mich für mein Unwissen schon im Vorab entschuldigen (Bin halt totaler Anfänger) so: if temp >= 10000000 then temp := temp - 10000000; Dezimal8 := Dezimal8 +1 ; end if; if temp >= 1000000 then temp := temp - 1000000; Dezimal7 := Dezimal7 +1 ; end if; if

ein paar Schleifen reinbasteln. Murks bleibt Murks... ;-) Mich packt schon das Grauen, wenn Anfänger mit Variablen rumhantieren...

FPGA, VHDL & Co. ·andy ·19.01.2012 10:33 ·7 Antworten

RAM - Row Adressing / Column Adressing?

, solltest du vielleicht besser statische Speicherchips benutzen, denn diese SDRAMs halten frür Anfänger doch einige nicht zu unterschätzende Schwierigkeiten bereit.

solltest > du vielleicht besser statische Speicherchips benutzen, denn diese SDRAMs > halten frür Anfänger doch einige nicht zu unterschätzende > Schwierigkeiten bereit. Koenntest du mir bitte ein paar eventuelle Schwierigkeiten aufzeigen?

FPGA, VHDL & Co. ·NewHere84 ·21.09.2015 12:16 ·7 Antworten

Komponente Warnung: node of sequential type is unconnected in block

Hallo! Ich bin blutiger Anfänger, also verzeiht mir bitte eventuelle dumme Fragen und Fehler. Ich habe mir in einer .vhd-Datei folgenden Addierer gebastelt: [vhdl] entity a1 is Port ( clk: IN std_logic; a1_a : in STD_LOGIC_VECTOR

Danke für die vielen und schnelle Antworten. Ich habe gemerkt, dass ich wohl zu viel für den Anfang wollte. Das hat so keinen wert. Will da nicht eure Zeit verschwenden, weil ich da so ein durcheinander habe. Habe jetzt noch einmal ganz sauber von vorne angefangen, um Schritt für Schritt die aufkommenden

FPGA, VHDL & Co. ·Martina Müller ·25.11.2008 16:00 ·7 Antworten

Was ist von diesem FPGA Board zu halten?

unterstützt, aber von 10.1 (hat kein QSys, dafür aber SOPC). WaveShare Boards: Eigentlich für den Anfang nicht schlecht, bei zuvielen Erweiterungen geht dir aber wohlmöglich der Spannungswandler (AMS117,1A) in die Knie. Ich hab selber ein XC9572XL-Board mit AMS117, bei zuviel Komponenten geht die

FPGA, VHDL & Co. ·Cyblord -. ·26.03.2013 12:26 ·20 Antworten

Hilfestellung Library, Package und vhd

bei der Fehlersuche ist mir klar geworden, dass ich noch ein paar Verständnisprobleme habe. Am Anfang jeder vhd, egal ob ENTITY oder PACKAGE wird ja die Standard Library IEEE eingebunden. Darin enthalten sind std_logic_1164 und numeric_std. [vhdl] LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE

Mit vlib erzeugts du nur ein solches (logisch leeres) Verzeichnis. Du solltest Dir aber für den Anfang abgewöhnen mit selbstgebauten Libraries zu arbeiten, jedenfalls solange du nicht VHDL fest bist. Das ist auch nicht notwendig, arbeite mit der Library work, das ist der Standard und Default. >

FPGA, VHDL & Co. ·Alex ·25.01.2013 16:06 ·8 Antworten

Verständnisfragen zu Lattice MachXO2 & Diamond

VHDL-Code (VERilog ist was für Selbstdarsteller). 4. "Add New Source" - "Schematic" und dann anfangen loszumalen. Ist aber nichts für Anfänger, weil du bei den Zeichenübungen eine bestimmte Reihenfolge der Arbeiten eingehalten werden muss. Tipp: den Kram erst vollständig aufmalen, bevor der Stromlauf

FPGA, VHDL & Co. ·Janis E. ·20.07.2014 17:01 ·8 Antworten

Altera USB-Blaster EPM7128SLC84-15 JTAG ID Error

den JTAG Chain Test ausgeführt und habe dabei folgendes Ergebnis erhalten. Könnt ihr damit was anfangen? Danke für die schnelle Antwort Grüße Lennart

aber die Meldung, dass das Gerät schon vorhanden sei. Ansonsten kann ich damit irgendwie nichts anfangen oder?

FPGA, VHDL & Co. ·Lennart Planz ·02.07.2014 14:23 ·6 Antworten

Fallende/Steigende Flanke erkennen mit doppelter Abtastfrequenz

bekomme von einem Master Mikrocontroller 8Bit Werte mittels SPI Bus auf meinem CPLD gesendet. Zum Anfang möchte ich nur ein Schieberegister in den CPLD beschreiben und keine Daten zum Master zurueck senden. Die Beschreibung eines 8Bit Schieberegister ist nicht so schwer, aber in anderen Beiträgen

FPGA, VHDL & Co. ·Michael ·17.07.2009 10:08 ·18 Antworten

Was ist falsch ?=) (kurz)

hatte zu anfang elseif benutzt anstatt elsif und mich gewundert wieso xilinx es nich als schlüsselwort erkannte... hat das problem aber nicht gelöst. ... hab tutorials durchgeschaut und finde : process (sel

FPGA, VHDL & Co. ·gabs ·04.11.2010 10:20 ·18 Antworten

Logisch High/Low/RTL_EQ/Latch

Datenflussbeschreibung niemals einen Prozess enthalten? Ich hoffe ihr versteht meine Anliegen als Anfänger. Exsplizit auf meine Situation konnte ich leider keinen Thread finden der auf solche RTL Designs Grundlegend eingeht und das ganze gut erklärt. Ebenso werden auf diversen Webseiten viele Codes und

erst bei einem process per Sensitivitätsliste ausgeführt...also keine wirkliche Instanziierung am Anfang bei der Deklaration...sondern einfach nur 0llen zuweisen an alle Stellen, da er Variable Breite Aufweist... Ich würde einfach Def Generic etc. signal probe_vec : bit_vector (GENERIC_VAR-

FPGA, VHDL & Co. ·Sin S. ·02.02.2021 07:40 ·11 Antworten

XPS SPI Core und SD Karte

automatisch der eingestellte Slave selektiert wurde. Die SD-Ansteuerung erfordert aber jeweils am Anfang des zu sendenden Kommandos 8 Takte im inaktiven Zustand der SD-Karte. Keine Ahnung woher er das hat, sind damit die ~80 Dummybytes am Anfang der Initialisierung gemeint? Gruss !

FPGA, VHDL & Co. ·Christian F. ·01.09.2011 08:39 ·9 Antworten

8ms pause in CPLD

TFTs zu lernen. Dazu möchte ich ein kleines XC95144XL CPLD von Xilinx (Pollin Board) verwenden. Zum Anfang sollen einfache Farbbalken dargestellt werden. Nun habe ich im Datenblatt des Displays gelesen, dass zwischen Powerup und anlegen von beliebigen Signalen min. 8ms verstreichen müssen. Wie macht man

komplexeres würde ich schon einen fpga nehmen, aber das cpld-Board war so schön günstig und für den Anfang kann man ja schon recht viel damit ausprobieren. Hab' vorher noch nix mit programmierbarer logik gemacht. Vielen Dank für die Tipps.

FPGA, VHDL & Co. ·nano ·05.10.2009 11:15 ·6 Antworten

Maturität von Vivado

unterschiedliche Arbeitstechniken haben, unterschiedlich in Projekten vorgehen und jeder an einer anderen Ecke anfangen würde, wenn man es nicht koordiniert. Machen wir doch mal einen Fall konkret: Entwickler A arbeitet nur am Toplevel und strukturiert das Design, nimmt neue Komponenten nach road map hinzu und

FPGA, VHDL & Co. ·Robert K. ·12.06.2017 17:43 ·33 Antworten

Alles wird wegoptimiert

folgende Schreibweise als viel lesbarer und robuster: Die beliebte Zwei-Prozess-Schreibweise, die Anfänger immer in kombinatorische Schleifen führt... ;-) Seis durm: der eine mag Blonde, der andere Schwarze, der eine Große, der andere kleine... Aber Hauptsache: sie mögen sich und kommen miteinander

FPGA, VHDL & Co. ·Jonny ·29.09.2011 12:32 ·31 Antworten

Taktfrequenz DDR2 SDRAM

Lösung gefunden. Aber der error scheint kein Einzelfall zu sein. Kannst du mit dem Error was anfangen und hast du evtl. eine Lösung parat? Gruß Alex

FPGA, VHDL & Co. ·Alexander M. ·30.09.2013 16:29 ·29 Antworten

WHEN OTHERS in einer FSM

nichts. Die Frequenzen sind viel zu niedrig, sie können mit den Strukturbreiten des FPGAs nichts anfangen. Und so kann es nur sein, was von aussen über die Leiterbahnen eingekoppelt wird. Mit einem halbwegs brauchbaren Layout ist das aber auch kein Problem... > Bis jetzt läuft alles gut. Ich drück dir

FPGA, VHDL & Co. ·Thommy ·09.02.2014 19:43 ·29 Antworten

FF mapping auf array

wird das ein RAM-Block sein. Wenn man sich nicht ganz ungeschickt anstellt, kann man dieses RAM anfangs auch zur Initialisierung verwenden: https://www.mikrocontroller.net/topic/195365#1914060

FPGA, VHDL & Co. ·Daniel R. ·27.10.2014 21:41 ·29 Antworten

VHDL verschiedene Takte gleichzeitig benutzen

Hallo, bin absoluter VHDL-Anfänger. Wir arbeiten mit Quartus für ein CycloneII-Board. Es geht darum einen Leuchtpunkt zum Wandern zu bringen. Das funktioniert soweit auch ganz gut. Es geht darum, dass der Leuchtpunkt beim kurzen

FPGA, VHDL & Co. ·Cutty ·08.07.2010 22:03 ·29 Antworten

Alternative für simple CPLDs von Xilinx?

werden können. Das Thema ist bei mir durch, seit es DOS-Orcad nicht mehr gibt. Seitdem VHDL. Am Anfang mit Synopsys, das war ein teurer Spaß. < https://www.digikey.de/de/products/detail/efinix-inc/T20Q144C4/15771083 > < https://www.digikey.de/de/products/detail/efinix-inc/T13Q100F3C3/19100283

FPGA, VHDL & Co. ·Ulrich ·10.02.2024 09:24 ·29 Antworten

Gleichspannungsanteil von Signal entfernen-VHDL

Genau /das/ kann man aber im Simluator einfach herausfinden... Damit gehts. :-) Bin halt noch Anfaenger. > Mark W. schrieb im Beitrag #5959717: >> Ich bekomme staendig ADC Daten(40MSPS). >> Auf jeweils 4000 Samples muesste es angewendet werden. > Und zwar durchlaufend? Also vom Sample 0..3999

FPGA, VHDL & Co. ·Mark W. ·02.09.2019 17:23 ·29 Antworten

Eigene SoC-Software vor Duplizierung schützen

Langfristig sicher 10.000 Installationen. Etwa 5% bis 20% der Kunden können mit meinem Produkt etwas anfangen. Sie können es während der Inbetriebnahme nutzen (und müssen dann eine Plattform zweckentfremden) oder als Überwachung mit einsetzen, also 1-2 weitere kaufen. Die Produktionsanlagen, die dort stehen

FPGA, VHDL & Co. ·He. ·20.02.2022 18:42 ·54 Antworten

NV-Memory File IO Mehrere Instanzen

es noch die beiden Attribute geben: 'path_name 'instance_name Mal schauen was sich damit anfangen lässt. Da das Modell in Verilog geschrieben ist, wird es hoffentlich ähnliches in Verilog geben. VG

die Doppelpunkte sein, die zumindest Modelsim da mit reinmacht. > Mal schauen was sich damit anfangen lässt. Da das Modell in Verilog > geschrieben ist, wird es hoffentlich ähnliches in Verilog geben. Du könntest die auch per generic an das Verilogmodell übergeben. So mach ich das, da kann man

FPGA, VHDL & Co. ·Andreas ·12.06.2013 09:48 ·6 Antworten

NiosII Manuell aufsetzen

Speicher+Komponenten). Dein Vorhaben ist einfach zu groß. An Deiner Stelle würde ich erst mit NIOS anfangen und dann vielleicht eine LED blinken lassen (als eigene Komponente und die Ansteuerung aus dem NIOS heraus). Wenn Du das mal gemacht hast und es wirklich läuft und das auch in der Simulation rauskommt

FPGA, VHDL & Co. ·Stefan E. ·03.01.2013 16:00 ·28 Antworten

Signal verzögern (Delay) durch Inverterkette / Gatterlaufzeit

). Wenn ich den Simulator umstelle, tuts aber auch nicht. Ich kann mit dem Fehler recht wenig anfangen - weisst Du hier Rat? Im Quartus habe ich den Code prima zum laufen bekommen und kann hier auch eine Simulation starten. Du hast natürlich recht mit den auftretenden Schwankungen! Ziel dieses

FPGA, VHDL & Co. ·Peter Flender ·22.09.2008 10:00 ·28 Antworten

Mit FPGA Computerbau möglich?

FPGA eher nicht hinbekommen (oder nur mit 0,5 Hz ;) nach 30 Jahren Entwicklung ;) ) Aber für einen Anfänger sollte eine einfach Rechenmaschine schon drin sein mit entsprechender Einarbeitungszeit... P. M. schrieb im Beitrag #1936914: > Im Elektrotechnik- und Informatikstudium wird der Aufbau eines

FPGA, VHDL & Co. ·Erik Lamhase ·16.11.2010 17:08 ·27 Antworten

GateMate FPGA inbetriebname

tools sind so klein und rasendschnell, auch das SPI flashen geht in wenigen sekunden, da hatte ich anfangs Angst wegen der Zadig, das ging aber alles schmerzfrei.

FPGA, VHDL & Co. ·Antti L. ·17.10.2023 11:19 ·26 Antworten

VHDL Debuging

synchronisiere wenn immer moeglich konsequent auf einen Chiptakt ein), dann weiss ich sehr schnell wo ich anfangen muss zu suchen wenn mal was nicht tut... Beispiel letzte Woche: Ein halbes Jahr (mit ~halber Kraft) den Design gebaut und simuliert. Ein paar Tage vorher zum ersten mal reingeflasht, tat alles. Dann

FPGA, VHDL & Co. ·René D. ·27.11.2009 19:04 ·25 Antworten

Masterarbeit FPGA-Koprozessor eines PC

schon fix und fertig einsetzbar sein. Mit einem Virtex II pro würd ich erst mal gar nix mehr anfangen. Der wird schon seit ein paar Jahren nicht mehr von der Xilinx Design Software unterstützt, du müsstest eine sehr alte Version nehmen. Das ist alles Murks und viel zu viel Einarbeitungszeit. Mein

FPGA, VHDL & Co. ·M. S. ·15.12.2010 09:36 ·25 Antworten

FPGA Einstieg unter Linux

@Björn Danke für die Info. >Ist zwar etwas Offtopic aber: Ja, am Anfang hatte ich das Gefühl, daß Hardware noch ein Thema war. Die Toolchain unter Linux finde ich aber durchaus auch wichtig. Werde das bei Gelegenheit mal mit der "Web Edition Software" testen. Wenn

FPGA, VHDL & Co. ·Mr Bean ·08.12.2013 14:21 ·24 Antworten

VHDL Newbie -->Kontrolle VHDL COde

academic.csuohio.edu/chu_p/rtl/fpga_vhdl_book/fpga_vhdl_sample_chapter.pdf Dieser Stil wurde konsequent von Anfang bis zum Schluss durchgehalten. Iincl. der asynchronen Resets, obwohl es in dem Buch vorrangig um Xilinx FPGAs geht, und von Xilinx ein WP272 existiert.... :-( Allerdings ist die Picoblaze-Abteilung

FPGA, VHDL & Co. ·Ralph H. ·18.12.2010 11:57 ·23 Antworten

Temperaturregelung

Führungssprung die Parameter der Regelung ändern. Das ist eigentlich auch genau das Problem was ich ganz am Anfang versucht habe zu beschreiben. noch ein Hinweis: Es soll fast ausschließlich auf 80°C bzw. 140°C geregelt werden.

FPGA, VHDL & Co. ·gabor ·07.08.2010 14:02 ·22 Antworten

Erzeugen hochfrequenter sychroner Taktsignale

die Software als auch in die Hardware hat stattgefunden. Bisher fehlt mir aber ein wirklicher Anfang wie ich dieses Problem umsetzen kann. Wäre dankbar für ein paar Gedankenanstöße um überhaupt reinzukommen. Gruß Jan

FPGA, VHDL & Co. ·Barni2k7 ·08.10.2014 11:57 ·21 Antworten

Problem mit "Eigenbau" Pipeline ALU

Verfahren kannst du noch etwas rausholen wenn du die blöcke nicht gleich groß machst sonder beim LSB anfängst mit einem 4-bit Addierer, mit dem Carry wählst du dann das Ergbnis er nächsten *5* -bit Addition, das Cary davon der nächsten 6 ... und so weiter also im Prinzip[pre] 2 8 7 6 5 4 2 8 7 6 5 [/pre

FPGA, VHDL & Co. ·Mike G. ·06.05.2009 22:08 ·21 Antworten

Xilinx/Avnet Spartan 3A Evaluation Kit

wirklich einige nicht hinbekommen zu haben. Das Problem ist, dass die Infos etwas versteckt sind und Anfänger wohl überfordern.

FPGA, VHDL & Co. ·Jenny ·18.05.2015 21:09 ·21 Antworten

Probleme beim Verbinden der Signale zwischen zwei Modulen

Hallo, ich bin VHLD-Anfänger und bin gerade dabei, eine Aufgabe zu lösen, in dem ein Zähler einen 7 Segment Anzeige füttert. Der Zähler macht genau was er soll, dieser hat einen clk,rst, und enable. Mein Problem liegt darin

[vhdl] signal clk, rst, enable : std_logic; [/vhdl] clk ist am Anfang 'U'. Und das negierte davon bleibt 'U'. Versuch das mal: [vhdl] signal clk : std_logic := '0'; signal rst, enable : std_logic; [/vhdl] Rick

FPGA, VHDL & Co. ·Andre ·02.06.2010 17:46 ·8 Antworten

FIFO_DC spinnt

eingeschrieben (rote Kurve) und ein Wert auch ausgelesen (blaue Kurve). Aber das FIFO-empty-Signal ist nur am Anfang mit der Simulation identisch. Nach ca. 23 µs signalisiert das FIFO plötzlich es wäre leer, obwohl da nix weiter gelesen wurde. Hat jemand so ein Verhalten schon mal beobachtet? Was tun? Wenn ich

vielleicht ein Reset? Schau ich noch mal nach, unwahrscheinlich, da ich den nur einmal kurz am Anfang mache. Martin S. schrieb im Beitrag #7879546: > - Wie gross ist dein FIFO? Die Tiefe ist 32. > - Ab welcher Position knallt's? 9x schreiben und 1x lesen und da ist er der Meinung es wäre leer

FPGA, VHDL & Co. ·Rick D. ·23.05.2025 12:26 ·8 Antworten

VHDL, FPGA timer aus zwei unterschiedlichen Prozessen zurücksetzen

Eingang übernehmen oder zurückgesetzt werden. Danke für deine Hinweise. Ja ich steh noch ganz am Anfang damit, das merkt man wohl direkt. Ich hoffe das wird mit der Übung besser. Ich werde trotzdem versuchen besser zu formulieren.

gesetzt um den counter loslaufen zu lassen. Ich glaube du merkst ich stehe wirklich noch ganz am Anfang..

FPGA, VHDL & Co. ·zimmerpflanze ·02.04.2020 10:02 ·8 Antworten

Sinusgenerator für FPGA gesucht

> Zumindest scheint das Plugin richtig rechnen zu koennen. Es könnte aber bei 1ppm langsam mal anfangen zu runden und nicht noch 10 weitere unbrauchbare Stellen abliefern...

FPGA, VHDL & Co. ·Steffen B. ·21.02.2014 18:20 ·20 Antworten

8Bit/10Bit Encoding Decoding

wie 8b/10b), dann mach's lieber selbst (hier: INIT-Werte for das BRAM bestimmen) - dauert anfangs länger - man muß 'denken' + man 'lernt was' + ist portabel (von ISE zu ISE / Spartan2 nach Spartan3 / Xilinx nach Altera, Lattice, SiliconBlue etc.)

FPGA, VHDL & Co. ·New I. ·26.08.2008 22:09 ·19 Antworten

Passt diese SDR Board für meinen Zweck?

Abend. Ich will schon seit langen mit FPGA basierten SDR anfangen. Ein RF Frontend soll das Signal empfangen und digitalisieren, die ganze Singalverarbeitung soll im FPGA erfolgen.Am Ende bekomme ich entweder ein Bild (Wettersatellit) oder Ton. Leider sind alle

nicht sonderlich gross zu sein. Außerdem hat das board nur 8 GPIO. Kann man mit dem LimeSDR was anfangen?

FPGA, VHDL & Co. ·Hamburger ·20.05.2016 16:46 ·6 Antworten

Fragen zu Nexys2 von Digilent

ist schon Jahre her. Bei den AVRs ist mir der Einstieg irgendwie einfacher gefallen. Aber aller Anfang ist schwer. Um in die Materie zu kommen möchte ich mir ein Eval-Board zulegen (brauchte ich amals bei den AVR nicht, weil wenig Beinchen und fast null Beschaltung). Dazu habe ich mir das Nexys2 von

Software: Downloadbar + ISE Webpack 11.3; + Digilent Adept + Modelsim XE Das reicht für den Anfang auch. - Programmer: USB-Kabel reicht(wird mitgeliefert) Gruß Marcus

FPGA, VHDL & Co. ·Klaus ·10.11.2009 11:08 ·6 Antworten

DDR2 SDRAM Controller Spartan3AN

bedeuten die drive strength genau. Ich kann mit den Zahle, die ich eingeben kann bis jetzt nicht anfangen. Die Files für die Ansteuerung werden durch Skripte generiert und diese packen eine Menge Ballast mit ein. Für die Ansteuerung ist eine Testbench mit dabei, die mit in das Bitfile eingefittet

bedeuten die drive strength genau. Ich kann mit den Zahle, die ich > eingeben kann bis jetzt nicht anfangen. > > Die Files für die Ansteuerung werden durch Skripte generiert und diese > packen eine Menge Ballast mit ein. Eigentlich nicht. > Für die Ansteuerung ist eine Testbench mit dabei, die

FPGA, VHDL & Co. ·guest ·08.10.2009 13:36 ·6 Antworten

Welches Xilinx Spartan Kit für XC2S50 und XC3S1200E?

Hallo zusammen, ich bin Anfänger in Sachen VHDL und möchte mir ein Xilinx-Testsystem zulegen. Ich habe nun schon einige Zeit damit zugebracht, die Informationen zu den einzelnen Starter-, Development- und Evaluation-Kits von Xilinx

Development und >Evaluation-Kit? Naja, ist nicht streng definiert. Start: Einfaches Board für Anfänger. Development: Komplexes Board für Entwickler(Designer) Evaluation: Mittelkomplexex Board zum Testen des ICs. >4. Was wären die Vorteile eines Spartan-3E 1600E MicroBlaze Development >Kits?

FPGA, VHDL & Co. ·Arno S. ·25.07.2007 12:42 ·6 Antworten

FPGA > GPIF(SlaveFifo) > FX3 > PC: USB 3.0 zuviel Daten?

bei uns war auch anfangs etwas probleme mit dem packetend, geht aber alles gut, mit wirklich grossen datenmengen, >= 300MB/s high speed ADC capture. ich glaube leerpakete senden wir nie ist andes gelöst bei uns.

FPGA, VHDL & Co. ·P. K. ·03.03.2015 11:40 ·18 Antworten

Simulation -> Synthese = geht nicht

festgestellt, dass der mit viel mehr Punkten pro Periode ankommt. Da mein System nur mit 12 kHz was anfangen kann, hat das nicht gefunzt. Gelöst hab ichs jetzt durch eine Unterabtastung. 2. Auch wenn man die Daten per UART entsprechend der Baudrate versendet, heißt das noch nicht, daß Matlab auch in dieser

FPGA, VHDL & Co. ·Philip Kirchhoff ·13.02.2008 12:46 ·18 Antworten

Sortieralgorithmus in VHDL

relativ. Für den Profi ein Klacks, für mich ne Sache, die auf jeden Fall Denken erfordert und für nen Anfänger ein hartes Stück Arbeit. Aber kompliziert eigentlich nicht, wenn Du Dir mal sukzessive überlegst was da passieren soll. Ich fand nur Deine Aussage mit dem Speicher Lustig, weil mir spontan keine

FPGA, VHDL & Co. ·Matthias ·29.02.2008 11:39 ·36 Antworten

Einsynchronsieren mit 2 FFs

Version (natürlich entsprechend angepasst). Hier mal schnell skizziert (will keine neue Diskussion anfangen - nur falls das jemand liest der einen Vector synchronisieren will): Port signal : std_logic_vector signal signal_1 : std_logic_vector signal signal_2 : std_logic_vector process(CLK) begin

FPGA, VHDL & Co. ·Nik N. ·27.02.2009 15:54 ·30 Antworten

CPLD - multifunktionaler Counter

> eventuell eine I2C Schnittstelle einbauen Mach am Anfang leichter eine SPI-Schnitte rein, das ist nur ein Schieberegister und hat nicht das ACK-Gezerre vom I2C... :-/ > Würde das vielleicht sogar in ein XC9572XL(-PCG44) > mit 72 Makrozellen und 34 verfügbaren

dir schon ob es da reinpasst. Allerdings ist I2C-Bus wohl wirklich nicht das beste fuer einen Anfaenger. Ich muss auch zugeben das ich da einiges im Internet gefunden und uebernommen habe. Es gibt da naemlich zwei kleine Probleme. 1. Du brauchst einen Pin der gleichzeitig Ein und Ausgang ist. Da

FPGA, VHDL & Co. ·B.Urner ·17.03.2009 10:29 ·7 Antworten

DVI input via fpga

nur/ mit einem FPGA? Das ist gar nicht /einfach/ soooo /einfach/. Und schon gar nicht für einen Anfänger... > Ich würde gerne ... ein DVI Signal aus meinem PC > (Auflösung 1024x768 würde reichen) in Graustufen wandeln, komprimieren > und mit wenigen Bildern pro Sekunde per Netzwerk verschicken.

einfach. Ich beschäftige mich selbst einem ähnlichen Projekt auf privater Basis. Wenn du Anfänger bist, würd ich das Problem einmal start vereinfach, Schwierigkeiten gibt es nämlich im Detail genug :-) Ich denke die wichtigste Vorraussetzung für ein komplexes System ist einfach eine ordentliche

FPGA, VHDL & Co. ·Thomas ·14.05.2010 00:27 ·7 Antworten