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3013 Treffer für anfaenger Suchergebnisse für "anfaenger"

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  • Thread

    Compact-Flash-Ansteuerung mit FPGA oder Picoblaze?

    Logik um den Picoblaze an den IDE-Bus anzuschliessen. Alles kein grosses Problem, aber für einen Anfänger, naja, ne sehr sportliche Herausforderung. Adresse schreiben Low Byte schreiben High Byte schreiben Zugriff auslösen MfG Falk

    macht das meine Aufgabe leichter (abgesehen von meinem µC-Wissensstand)? PS: Mir hat das am Anfang sehr geholfen: http://www.amazon.de/VHDL-Eine-Einf%C3%BChrung-Paul-Molitor/dp/3827370477/ref=sr_1_9/303-0397172-6797029?ie=UTF8&s=books&qid=1185359518&sr=8-9

    FPGA, VHDL & Co. ·Christian Peters · ·7 Antworten

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    VHDL speziell für die Simulation

    konsumierend. Dadurch entsteht für mich folgendes Problem: Die Kommandos an die Testbench werden am Anfang geparst und in eine Linked List gelegt. Aus dieser holt sich dann die eigentlich State Machine die Kommandos der Reihe nach und exekutiert sie. Ich habe im Moment eine Loop-Anweisung vorgesehen. Die

    FPGA, VHDL & Co. ·Matthias F. · ·20 Antworten

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    Renesas - SLG47912 - Low-Power FPGA

    meiner software zu unterstützen. Mit den süßen 1120 LUT's und 19 GPIO's kann ich eh nicht viel anfangen.

    FPGA, VHDL & Co. ·Oliver D. · ·20 Antworten

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    Testbildgenerator TV + Monitor

    Respekt das sieht echt klasse aus!!! Wie siehst du die Chance für nen Anfänger solch einen FPGA zu proggen? Kann man pixel einzeln setzen/löschen? Oder nur fertige Bilder laden.

    FPGA, VHDL & Co. ·Schnagg · ·20 Antworten

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    Grundlagen VHDL Synthese - Schulung sinnvoll?

    Naja... habe ich wohl nicht zu Ende gedacht. Sonst würden die Defaultzuweisungen auch nicht am Anfang, sondern am Ende stehen... eigentlich logisch :) Aber gibt es Lehrgänge, die mich noch etwas tiefer in diese Thematiken einsteigen lassen? Wann entsteht ein Latch? Wie werden IF und CASE unterschiedlich

    FPGA, VHDL & Co. ·Rico · ·28 Antworten

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    Fliesskomma Multiplikation möglichst in einem Takt ;)

    dass du andere Koeffizienten benutzt. Naja, vielleicht kannst du trotzdem was mit der Source anfangen. https://opencores.org/websvn/filedetails?repname=graphiti&path=%2Fgraphiti%2Ftrunk%2Fxilinx%2Frgb2yuv.vhd *edit*: 45MHz auf einem Spartan 2 waren damals kein Problem (allerdings hatten mit

    FPGA, VHDL & Co. ·Holger K. · ·19 Antworten

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    Beschleunigung von IP Core entwicklung mit Xilinx EDK

    mit anderen Bauteilen (Asynchronität etc.) liegt ein weites Feld an Möglichkeiten, auf die man am Anfang bei der Testbencherstellung nicht kommt. Da hilft wirklich nur probieren und gleich genügend interne Debugging-Signale rausführen. Ansonsten ist eine schnellere CPU mit mehr Cache auch hilfreich

    Bei meinen Designs (fast immer mit asynchronen Interfaces nach aussen...) wird eigentlich nur am Anfang simuliert (d.h. Datenfluss, prinzipielle Abläufe) und der Rest dann dem statistischen Experiment namens Realität überlassen.

    FPGA, VHDL & Co. ·Andreas N. · ·6 Antworten

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    Interaktive VHDL Simulation

    Du könntest Dir auch ansehen, was sich mit den TCL/Tk Schnittstellen von ModelSim anfangen läßt. Soviel ich weiss, sollte es dort auch möglich sein, eine Art GUI zu basteln. Mit force könnte man dann Signale auf einen bestimmten Pegel zwingen.

    > Du könntest Dir auch ansehen, was sich mit den TCL/Tk Schnittstellen von > ModelSim anfangen läßt. > Soviel ich weiss, sollte es dort auch möglich sein, eine Art GUI zu > basteln. Da kann man ansehnliche Sachen mit bauen. Nachteil, man ist auf den Simulator festgelegt. > Mit force

    FPGA, VHDL & Co. ·Markus Friedrich · ·6 Antworten

  • Thread

    Delay Time Measurement

    . Habt ihr Ideen wie das ganze am sinnvollsten realisiert werden kann, bzw wie ich am besten anfange. Im Anhang ist noch eine Skizze des Aufbaus angehängt. P.S. Projekt läuft auf einem ARRIA V GT Development Board und Quartus II 13.1 Gruß Jan

    FPGA, VHDL & Co. ·Jan · ·18 Antworten

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    Xilinx FFT hard core

    dazu eine Info? > Ich kenne den Core nicht, allgemein würde ich mit einer kleineren Größe anfangen, eine die noch nachvollziehbar ist. Achte darauf das du auch die FFT und nicht die IFFT berechnest. Nehme erst mal ein kleines Signal das keinen Überlauf erzeugt und setze die Skalierung so das nicht

    FPGA, VHDL & Co. ·Kris Maier · ·18 Antworten

  • Thread

    Sparten 3E 1200 oder Spartan 6?

    Hallo, welches Board bietet sich für einen Anfänger an, der nur die Grundlagen auf einem Spartan 3E Board gelernt hat? http://www.digilentinc.com/Products/Detail.cfm?NavTop=2&NavSub=423&Prod=S3EBOARD http://www.digilentinc.com/Products/Detail.cfm

    FPGA, VHDL & Co. ·ich · ·18 Antworten

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    CPLD-Einstieg: Frequenzteiler für PLL realisierbar?

    Dein Zähler muss also bis 39062,5 zählen, dann das Ausgangssignal invertieren und wieder von vorne anfangen. Dann hättest du ein 128Hz Signal, mit exaktem 50/50-Verhältnis von High zu Low. Wie du jetzt aber selbst siehst, klappt das nicht, da du dazu eine Auflösung von 50ns brauchst, was leider mit einem

    FPGA, VHDL & Co. ·Michael Born · ·25 Antworten

  • Thread

    Case konstrukt

    Bei 2 der Signale hast du am Anfang X, da schreiben irgendwie 2 Prozesse offenbar auf das gleiche Signal. Bei nicht initialisiert ist U, das ist was anderes. Und wieso wehrst du dich eigentlich immer noch gegen unsigned/signed? gerade

    FPGA, VHDL & Co. ·Jan O. · ·25 Antworten

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    Equalization Funktion

    in vhdl für einen "Discret Wavelet Transformator" in Integer und Float. Kann damit Jemand was anfangen? Grüße, Franz

    > Kann damit Jemand was anfangen? Du solltest dich fragen: Kann /ich/ damit was anfangen? Wenn dir mehr als zwei Worte in der Beschreibung nicht klar sind, oder wenn du dir nicht vorstellen kannst, was da gemacht werden soll, dann

    FPGA, VHDL & Co. ·Franz · ·3 Antworten

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    Logic Analyzer im FPGA via JTAG

    **harhar** sowas brauchen nur Anfänger.

    FPGA, VHDL & Co. ·hunz · ·24 Antworten

  • Thread

    JTag funk. nicht mit LPT-Port

    Information zur Programmierung stehen im svf selbst. Das ist wirklich Idiotensicher. Für den Anfang ggf auch mal bei fpga4fun vorbeischauen und das Jtag tutorial durchlesen und ausprobiern (idcode auslesen usw)

    FPGA, VHDL & Co. ·latin · ·23 Antworten

  • Thread

    Einsteiger - EP2C5T144 oder was größeres??

    um. Die von Terascic DE0 bzw. DE0 nano kosten nicht die Welt und damit kann man schon sehr viel anfangen. Grüße, Kest

    Größere interne Speicher (also M9K statt M4K Blöcke), mehr davon, mehr Logic Elemente. Wenn Du gerade anfängst, dann fang doch gleich mit der aktuellen Plattform an :-) Kest

    FPGA, VHDL & Co. ·Basti · ·3 Antworten

  • Thread

    Abschlussarbeit im Bereich FPGAController mit Altium

    kleines FPGA-Board designen. Also FPGA drauf, bissle Peripherie drumrum etc, so dass man damit was anfangen kann. Aber was ist dann Zweck des Boards? Oder hört nach dem Erstellen des Schaltplanes und des Layouts deine Arbeit auf?

    FPGA, VHDL & Co. ·Vito · ·22 Antworten

  • Thread

    Worst Negative Slack Vivado

    +0.10, aber die sind beide gut genug (oder das Design ist falsch). Die Stellschraube setzt du am Anfang.

    FPGA, VHDL & Co. ·Gustl B. · ·22 Antworten

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    Ebedded Probleme MAX10

    Ok danke für die Antworten. Für die Pros sicher sinnvoll, für anfänger wie mich eine Stolperfalle, welche ich nur zufällig entdeckt habe.... Laut Hersteller sollte der kleine Nios mit ca 160 und der grosse Nios gar mit 170MHZ auf einem Max 10 laufen. Fmax ist bei

    FPGA, VHDL & Co. ·Intel · ·22 Antworten

  • Thread

    ISE14.7 64 bit unter win10 Probleme

    mache ich da falsch? ich würde mich ja noch mal an msdos bat Befehle geben und eine batch Datei anfangen. Sozusagen ein Textimpact.

    FPGA, VHDL & Co. ·Zoidberg · ·21 Antworten

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    Signale Registern??

    guten morgen, muß ich jedes signal das in meinen FPGA läuft am anfang registern?? auch wenn ich einen externen Takt abtaste muß der am Anfang registert werden??

    unterschiedlichen Laufzeiten von Signalen. >> auch wenn ich einen externen Takt abtaste muß der am Anfang >> registert werden?? Wenn dieses externe Signal auf mehrere FFs im FPGA geht (z.B. eine State Machine), kann es wegen der unterschiedlichen Laufzeiten zu inkonsistenten Pegeln führen: ein FF erkennt

    FPGA, VHDL & Co. ·anfänger · ·3 Antworten

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    Datenkomprimierung für Lan-Übertragung

    Synthese durch ist, und sowieso nie alles so schön Programm-mässig debuggen kann ist der PC-Ansatz am Anfang doch besser. Ich habe heute noch erfahren, das die verwendeten SDR auch noch 10G Lan haben. Demnach sehe ich hier immerhin noch etwas Reserve.

    FPGA, VHDL & Co. ·Patrick B. · ·20 Antworten

  • Thread

    Grosse Statemachine

    immer noch nicht einen kompletten Kommandoablauf auf eine Seite aber man weiß wenigstens, wo man den Anfang und das Ende der Aktion zu suchen hat und hat eine gewisse Abstraktion, zu welchem Ablauf der State gehört. Damit hab ich ganz gute Übersicht.

    FPGA, VHDL & Co. ·Dimi S. · ·20 Antworten

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    6-Phasen PWM Modul, FPGA oder CPLD?

    Mit preisgünstigen FPGAs sind 4 ns machbar aber auch das ist schon eine Herausforderung für einen Anfänger.(Clock = 250 MHz)

    FPGA, VHDL & Co. ·Sepp · ·31 Antworten

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    ISE-Programmierer besoffen?

    Projekt spielt Zeit/Geld eine Rolle und nicht der Preis des Entwicklungs-Kits. Wie schnell kann ich anfangen? Wann sind die Bausteine da? Wie lange brauch ich um XY-Core zu implementieren?... Ich glaube kaum, dass bei einem großen Vorhaben jemand auf den Studenten hört, der sagt "ja, ich habe da so ein

    FPGA, VHDL & Co. ·Benutzer · ·31 Antworten

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    Parsen von seriellen Protokollen?

    Hallo, also mein Problem war immer, dass man irgendwie den Anfang und das Ende eines Paketes erkennen möchte. Dazu will man irgendeine eindeutige Bitfolge verwenden die nicht in den Nutzdaten vorkommen kann. Und genau das ist eben schwierig. Gelöst habe ich das

    FPGA, VHDL & Co. ·FPGA <= NULL · ·19 Antworten

  • Thread

    FT 245 RL mit VB 6

    Willi P.S.: Sorry, aber beschäftige mich erst seit ein paar Tagen mit dieser Materie und aller Anfang ist sehr schwer. Also entschuldige bitte, wenn ich dumme Fragen stelle.

    FPGA, VHDL & Co. ·Willi S. · ·19 Antworten

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    Mehrere Ausgänge auf einen Eingang

    mehreren Leitungen irgendwie > beschreiben? Mit std_logic geht das dank der Auflösungsfunktion. Anfänger machen das alltäglich. Dort nennt sich der resultierende Fehler dann "multiple Source": [vhdl] Eingang <= Ausgang1; Eingang <= Ausgang2; Eingang <= Ausgang3; Eingang <= Ausgang4; [/vhdl]

    FPGA, VHDL & Co. ·Gustl B. · ·16 Antworten

  • Thread

    Variablen in ModelSim anzeigen

    Besten Dank für die Ratschläge, damit kann ich was anfangen. Super!

    FPGA, VHDL & Co. ·Carsten · ·16 Antworten

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    * can not have such operands in this context

    wünsche dir viel Spaß beim Problemfinden. Denn mit dem was du gepostet hast, kann niemand etwas anfangen. Poste den KOMPLETTEN Code mit allem was dazu gehört. Sonst wird dir hier niemand helfen können/wollen. Gruß Marius

    wünsche dir viel Spaß beim Problemfinden. Denn mit dem was du > gepostet hast, kann niemand etwas anfangen. Poste den KOMPLETTEN Code > mit allem was dazu gehört. Sonst wird dir hier niemand helfen > können/wollen. Quatsch. Für diese Fragestellung braucht niemand den kompletten Code. @Dori:

    FPGA, VHDL & Co. ·Dori · ·6 Antworten

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    7 Seg. Display Basys2

    neustem bin ich im Besitz des Digilent Basys2 mit dem Xilinx Spartan 3e FPGA. Ich stehe noch am Anfang mit der VHDL Programmierung. Ich habe Probleme die 7 Segmentanzeige ansprechen zu können. Kurze Zeit habe ich mal mit einem Altera Board und Quartus gearbeitet. Dort konnte ich im Pinplanner die

    muß ich nur noch über einen Index das passende Muster an die passenden Pins zuweisen. Und für den Anfang aktiviere ich mal nur 1 Anode: [vhdl] port ( anode : out std_logic_vector(3 downto 0); kathode : out std_logic_vector(6 downto 0); : ): : :

    FPGA, VHDL & Co. ·xilinx · ·6 Antworten

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    Logic Analyzer richtig anzuschließen

    auf ein Mixed Signal Osci rauslaufen. Mit einem reinen Logic Analyzer kann man deutlich weniger anfangen und er kostet auch nicht viele weniger als ein MSO.

    FPGA, VHDL & Co. ·Bronco · ·18 Antworten

  • Thread

    Wie schnell ist Quartus und Vivado auf unterschiedlichen CPUs

    Mach doch den Anfang und entwerfe einen Benchmark. Denk darüber nach was so erfüllt sein muss damit da ordentliche Vergleiche rauskommen, dann schreibst du HDL und Constraints, testest das erstmal bei dir und dann wenn

    FPGA, VHDL & Co. ·Kritiker · ·18 Antworten

  • Thread

    10G Ethernet - welche Anbindung ans FPGA?

    6.6 Gps). Siehe Anhang. Und zum GTH hat es 500+ seiten Manual sicher nicht 'noob-friendly' aka anfänger-freundlich.

    FPGA, VHDL & Co. ·FPGA-ING · ·18 Antworten

  • Thread

    Frage zu Optimierung

    original SID-Chip für den Sound auf das Board gesteckt werden. Aber vieleicht läßt sich hiermit was anfangen: (SID in VHDL für einen Altera Cyclone/Stratix) http://www.fpga.nl/jester.html Viele Grüße TobiFlex

    FPGA, VHDL & Co. ·TheMason · ·36 Antworten

  • Thread

    spartan 3e starter kit

    starter kit am DAC verschiedene signale ausgebe????? bitte euch un wirkungsvolle vorschläge für anfänger... dankee

    FPGA, VHDL & Co. ·annika · ·15 Antworten

  • Thread

    Empfehlenswerte Chips zur FPGA <-> PC Kommunikation über USB

    Programmierung aber deutlich sinnvoller und vor allem leicht zu debuggen (Eclipse + GDB). Ich bin von Anfang an am FX3 dabei, hatte auch noch den Beta Chip auf dem Demo Board, und muss sagen, dass das nach einer kurzen Eingewöhnung sehr angenehm ist. Jedenfalls wenn man den als USB Controller nutzen will.

    FPGA, VHDL & Co. ·FPGA-Lover · ·17 Antworten

  • Thread

    Schutz des Programmes beim FPGA mit externem Speicher?

    Hallo erstmal ;) Gleich zu Anfang: ich habe zwar in meinem Studium mit FPGAs "spielen" müssen, komme aber eher aus der µC / Informatik-Schiene ! Also wenn ich hier absoluten Müll ablasse, nicht böse sein ;) Soweit ich mich noch erinnern

    FPGA, VHDL & Co. ·Andre vb · ·17 Antworten

  • Thread

    synchroner Frequenzteiler

    danke erst mal für die vorschläge aber ich glaube ich muss mit der berklärung der signale noch mal anfangen also: als hauptfrequenz habe ich 32MHz (T = 31250 ps) die erste teilung ist durch 32 d.h. ich erhalte eine frequenz von 1MHz (T = 1µs), wobei die dauer des high impulses T = 31250 ps sein soll

    FPGA, VHDL & Co. ·hanne lehmann · ·17 Antworten

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    FPGA mit Matlab

    Zeitlang nach einem Skriptum gesucht, indem die Programmierung von FPGAs in Matlab für absolute Anfänger erklärt wird, allerdings wenig dazu gefunden. Die Online tutorials die ich gefunden habe sind eher für Fortgeschrittene. Außerdem sind die meisten auf Englisch. Mein Englisch ist zwar nicht schlecht

    ein FPGA-design einfügt und dann ein programmierfile für die FPGA's erzeugt. Als Absoluter Anfänger sollte man die FPGA-Tutorials durcharbeiten, bspw das von Digilent: https://www.digilentinc.com/classroom/Tutorials/ Gruß,

    FPGA, VHDL & Co. ·Bit Sq · ·3 Antworten

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    rechnen mit unsigned

    zumindest in VHDL nicht vorgesehen (oder mehr Schreibaufwand als nötig). Ich bin wahrscheinlich zu sehr Anfänger, aber ein Gefühl für "sauberes HDL" habe ich noch nicht gefunden.

    FPGA, VHDL & Co. ·Batzi · ·27 Antworten

  • Thread

    Mehrere Frame Buffer nutzen

    beeinflussen, egal ob ich die Adressen fortlaufend vergebe, oder für den zweiten DDR2 wieder bei 0x0 anfange. Ich würds natürlich gerne ganz ohne MPFE machen. Aber dann bekomme ich wie gesagt nur einen Frame Buffer ans laufen, bzw. zwei FB auf zwei verschiedenen DDR2's. Vielen Dank für eure Hilfe

    FPGA, VHDL & Co. ·Marc85 · ·26 Antworten

  • Thread

    VHDL Fehler---WO?

    (C AND S0 AND not S1 AND SLock) OR (D AND S0 AND > S1 AND SLock); Ist das ein SO oder S0 am Anfang der mittleren Zeile? Sieht bei deinem Text merkwürdig aus...

    AND S0 AND not S1 AND SLock) OR (D AND S0 AND >> S1 AND SLock); > > Ist das ein SO oder S0 am Anfang der mittleren Zeile? > > Sieht bei deinem Text merkwürdig aus... Ich liebe dich....das war der Fehler. Danke. :-)

    FPGA, VHDL & Co. ·Hannes Kr. · ·6 Antworten

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    ORCAD PLD eine hardware description language für Gals?

    fallenlassen) Habe mir dazu das "Alter Cyclone III Starter Board" besorgt. Bin aber noch ganz am Anfang, das kleine Lauflicht-Beispiel aus "My First FPGA Design Tutorial" läuft und meine erste kleine Modifikation auch. Wie geht's weiter? Was soll ich tun? Währe ganz nett wenn mir mal jemand das

    Leichenfledderei. ;-) >Habe mir dazu das "Alter Cyclone III Starter Board" besorgt. >Bin aber noch ganz am Anfang, das kleine Lauflicht-Beispiel aus "My >First FPGA Design Tutorial" läuft und meine erste kleine Modifikation >auch. Schön. >Wie geht's weiter? Was soll ich tun? Neue, grössere Dinge aufbauen

    FPGA, VHDL & Co. ·my name is nobody · ·6 Antworten

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    Kostenloses Intel FPGA Board bei Contest Teilnahme - Erfahrungen?

    Projekt eingegeben, ging ruck zuck und siehe da, gestern kam auch schon mein Board und ich kann anfangen. Echt gut. Ich denke mit den Boards kann man viele coole Anwendungen bauen mit FPGAs. Den StarterGuide habe ich mir auch schon runter geladen, sehr gut. :-) Mal sehen, wie ich vorwärts komme

    Projekt eingegeben, ging ruck zuck und > siehe da, gestern kam auch schon mein Board und ich kann anfangen. > Echt gut. Welches von den sechs Boards hast du ausgewählt? Wenn mensch sich die 6 verschiedenen Boards mit 6 unterschiedlichen preisen und lagerbeständen anschaut, dann könnte es Beim '

    FPGA, VHDL & Co. ·Newbie · ·6 Antworten

  • Thread

    Process wird kontinuierlich durchloffen - Altium LiveDesign Board

    verwende, ist der von der PS2-Tastatur, der reinkommt, wenn eine Taste gedrückt wird. Und es hieß anfangs noch, dass dieser Takt für unser Projekt ausreicht. Allerdings habe ich heute nochmal nachgebort und dann sagte der Prof wieder was anderes... Hier mal ein kurzer Auszug aus der Dokumentation:

    FPGA, VHDL & Co. ·Daniel Schindler · ·34 Antworten

  • Thread

    Anfängerfrage cpld, Geschwindigkeiten..

    , nur konnte ich halt bisher nix mit den darin behandelten Themen wie 4Bit addiere in VHDL usw. anfangen. In euren posts hier hab ich bisher mehr zur Sache erfahren als in den tutorials! Kennt ihr vielleicht sonst ein paar sehenswerte Seiten zu dem cpld Thema mit vielleicht auch ein paar "praktischen

    auffallen. > D.h. back to the roots und die Digitaltechnik Bücher wieder wälzen. Wenn du das Thema anfängst, dann auf jeden Fall gleich mit einer Beschreibungssprache wie VDHL oder Verilog. Ich empfehle VHDL, weil VHDL in Europa überdurchschittlich verbreitet ist... Übrigens: der "Debugger" in diesem

    FPGA, VHDL & Co. ·Grobi · ·7 Antworten

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    Verständnisfrage Prozess

    Auch richtig. ABER.... (Obacht, jetzt kommts) ...in einem idealen (und auf jeden Fall in einem Anfänger-)Design gibt es genau 1 Takt. Der kommt von einem Taktgenerator, der aussen an das FPGA angeschlossen ist. Und der Takt kommt garantiert 1 mal, solange dieses Signal Reset aktiv ist! Denn dieser Reset

    FPGA, VHDL & Co. ·Ralph H. · ·25 Antworten

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    VHDL zwei CLK´s mit LFSR und 1:2 Teiler

    leider nicht so. Ich glaube ich nehme jedes Fettnäpfchen mit was man nur so mitnehmen kann als Anfänger. Mein Code von der Main: [vhdl] library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; entity modulator is Port( clk : IN STD_LOGIC;

    FPGA, VHDL & Co. ·Sawyer Ma · ·39 Antworten