Suchergebnisse für "anfänger"

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3013 Treffer für anfänger Suchergebnisse für "anfänger"

Relevanz Datum
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    Datentypprobelm beim Compilieren

    Hallo, ich habe ein kleines Problem mit meinem VHDL-Code. Bin noch blutiger Anfänger und ihr werdet wahrscheinlich die Hände über dem Kopf zusammenschlagen, aber ich komm nicht drauf, woran es liegt.. Ich mache einige Berechnungen mit Integer-Signalen. Anschließend werden diese in

    FPGA, VHDL & Co. ·ni · ·24 Antworten

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    Anregungen für eine FPGA Entwicklungsumgebung

    studio könnt ihr schon einen kleinen Teil der Features angucken, aber die Seite ist noch in ihren Anfängen. Schonmal viele Dank im Vorraus und in der neuen Version geht es natürlich nicht mehr um VHDP wie bei VHDPlus, wir setzen darauf bei der VHDL, Verilog, Firmware, etc. Programmierung zu unterstützen

    FPGA, VHDL & Co. ·Leon B. · ·32 Antworten

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    Signal initialisieren

    daher habe ich ein generic für die Anzahl der Spalten gemacht. Um das Signal für die Spalten am Anfang mit einem sinnigen Wert zu initialisieren, also nur ein bit zu setzen, habe ich etwas wie [vhdl] Generic( NO_COLUMNS: natural := 8); ... signal COLUMS_S : STD_LOGIC_VECTOR (NO_COLUMNS-1 downto

    FPGA, VHDL & Co. ·Mick · ·23 Antworten

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    Spartan 3A DDR2 Ram

    oder ob ich ihn lieber weiterhin auf >dem Board vertauben lassen soll ;) Kannst ja mal klein anfangen un erstmal mit dem internen BRAM arbeiten. Wenn das läuft, kannst du dein Design auf DDR2 aufbohren. MFG Falk

    lesen/schreiben erschließt sich mir überhaupt nicht... Kannst du mir nen Tip geben wie ich nen Anfang in dem "DDR-Chaos" finden kann?

    FPGA, VHDL & Co. ·Läubi .. · ·6 Antworten

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    mit sll shiften

    der 2-Prozess-Methode aus [1]. Für Fortgeschrittene eine sehr feinde Sache m.E., aber nicht für Anfänger geeignet, die noch kein Gefühl dafür haben, was aus einer Beschreibung synthetisiert wird. Duke [1] http://www.gaisler.com/doc/vhdl2proc.pdf

    leitungen gesetzt um diesen Mux. zu realisieren und das verbraucht viele resourcen. und ich habs am anfang so gemacht wie du gesagt hast, aber dann hat mich mein Betreuer darauf hingewiesen und mit sll zu arbeiten. Duke Scarring schrieb im Beitrag #1965875: > Nunja, für mich sieht es nach der 2-Prozess-Methode

    FPGA, VHDL & Co. ·abumarcel · ·6 Antworten

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    Lauflicht mit Richtungsumkehr

    (T#1) nehmen, um die Richtung des Lauflichtes umzukehren. T#0 macht reset (muss man derzeit am Anfang auch noch machen, automatisches init fkt. auch noch nicht). Das Lauflicht verwendet dann LED 0..6 ('led') LED 7 ('bulp') will ich verwenden, um den Umschalt-Taster zu verifizieren, bevor er wirklich

    FPGA, VHDL & Co. ·Frank B. · ·18 Antworten

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    CPLD Anfängerproblem

    andere Übergänge sind richtig. Also ich habe wirklich keine Idee mehr was ich mit diesem CPLD noch anfangen kann. Wenn so ein einfacher Counter schon nicht richtig funktioniert... Das Problem der schlechten Taktflanke kann man denke ich ausschließen, da die Fehler immer an den selben Stellen auftreten

    FPGA, VHDL & Co. ·Beeblebrox · ·18 Antworten

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    DDS im CPLD aufbauen

    Anforderungen an das Analogsignal PWM, R2R oder ein "richtiger" DA-Wandler. Ich würde mal mit R2R anfangen.

    FPGA, VHDL & Co. ·Anton · ·14 Antworten

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    S/PDIF Receiver auf FPGA

    relativ zügig. Mich hat es ca. 2h gekostet, die Grundzüge zu erlernen. Allerdings bin ich blutiger Anfänger, vermutlich geht's schneller wenn man sich in der Materie schon ein wenig auskennt.

    FPGA, VHDL & Co. ·Philip · ·14 Antworten

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    Schneller serieller, skalierbarer Bus für Hobby FPGA Boards.

    für diesen Zweck, auf dem Board hat. Das ist jetzt nicht gerade der Markführer aber vieleicht ein Anfang ;)

    FPGA, VHDL & Co. ·Hans-Georg L. · ·22 Antworten

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    zwei Schieberegister

    legt man als Addresse einfach den Zählerstand minus der Anzahl an gewünschten Registerbits zwischen Anfang und Abgriff an. Das passt locker in die kleinsten FPGAs rein.

    FPGA, VHDL & Co. ·Mathias H. · ·22 Antworten

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    Fehler im VHDL-Quellcode

    er die wait-Anweisng nicht mehr haben. Oder ist vielleicht die Frequenz zu hoch? da er ja am Anfang eine 8 stehen hat. Das Taktsignal ist 1 MHz groß. Beim längeren drücken der resettaste zeigt er zwischenzeitlich ein paar Zahlen. Hat sonst noch jemand eine Idee???

    FPGA, VHDL & Co. ·Halberraum · ·30 Antworten

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    Codeoptimierung

    Hallo, bin Anfänger in VHDL und habe eine Frage zu diesem Codeteil: [VHDL] clock_enable_count <= ('0' & "/"(count_100MHz,56)(16 downto 1)) + ((16 downto 1 => '0') & "/"(count_100MHz,56)(0)); limit <= count_100MHz/

    FPGA, VHDL & Co. ·Tycho B. · ·30 Antworten

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    VHDL - Code erklären?

    schreiben, nachdem Du aus >dem Ei gepellt wurdest? Ich bemüh mich zumindest die Sachen die ich anfange ordentlich zu machen. Semikolons nach Belieben setzen und elsif mit elseif zu verwechseln lassen mich am ernsten Bemühen zweifeln. Ich bin nun mal nicht begeistert, das mir jemand code vor die Füße

    FPGA, VHDL & Co. ·wert · ·17 Antworten

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    interne RAM FPGA?

    durchführen. @ Harald Flügel > So etwas macht man mit externem DRAM. Ich würde Bill Lates für den Anfang zu einfachem asynchronem SRAM raten. > Sabine hat sich doch noch gar nicht geäußert zu ihrer Anwendung. Seit wann ist Sabine eine SIE? ;-)

    FPGA, VHDL & Co. ·Sabine M. · ·17 Antworten

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    Zähler aus zwei Clock-Quellen speisen

    Hallo Gemeinde, bin VHDL-Anfänger, und habe mir nach dem obligatorischen Blinker nun etwas -für mich - kompliziertes ausgesucht. Ich möchte einem xc9572 folgendes beibringen: 1) Daten mit hoher Geschwindigkeit (>50MHZ) von einem

    FPGA, VHDL & Co. ·Frank B. · ·17 Antworten

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    Einstieg in VHDL Programmierung-> sinnvolles Projekt gesucht

    Ja das klingt gut für den Anfang, mein erstes CPLD war ein 4 1/2stelliger Frequenzzähler mit 7-Segment LCD. die meisten pins kostet das LCD, für die Uhr ist ja nur ein Eingang nötig. Nicht vergessen, das LCD über EXOR-Gatter an jedem

    FPGA, VHDL & Co. ·Michael · ·17 Antworten

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    Duddelsack Töne

    Physical Modelling und Waveguid-Synthese informieren. Dann mit einem kleinen Waveguide-Setup anfangen. Wenn du es schaffst es zum oszillieren zu bringen, kannst du über das Reed nachdenken. Ich befürchte du unterschätzt das Problem.

    FPGA, VHDL & Co. ·Markus · ·21 Antworten

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    Hardware-Entwickler in HH gesucht

    Hallo, leider hat am Anfang meines Berufslebens ein "alter Hase" gefehlt, der mir mal zeigt wie es mit der Praxis so steht. Zu deinem Fall kann ich nur sagen: offensichtlich bist du der erste dem sie begegnen und denken du

    FPGA, VHDL & Co. ·Hans-Christian · ·15 Antworten

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    Frage VHDL-Synthese, Clock-Regeln

    Der Guide richtet sich auch mehr an VHDL-Anfänger, wenn man schon erfolgreich Taktdomänenübergänge zustande gebracht hat, was man immerhin schon was man tut und ist kein blutiger Anfänger mehr

    FPGA, VHDL & Co. ·Marc Schmitt · ·6 Antworten

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    Serielle Schnittstelle verwenden mit VHDL

    Frage schon einmal beantwortet wurde. Ich habe keine Antwort gefunden, mit der ich richtig etwas anfangen konnte. Zu meinem Problem: Mein VHDL programm läuft im FPGA :-)) Jetzt möchte ich auf die schnelle zwei oder drei 32Bit-Zahlen über die serielle Schnittstelle ausgeben. Datzu erst mal eine Zwischenfrage

    noch höhere) sollte Problemlos mit deinen 2Mhz machbar sein. Prinzip fürs Senden: Sendeleitung am Anfang auf 1 haben, dann für 1/Baudrate auf 0 setzen (startbit), dann jeweils mit der Länge von 1/Baudrate 8 Bits senden, dann eine 1 für 1/Baudrate, und wenn du weitersenden willst das gleiche von vorne,

    FPGA, VHDL & Co. ·Chris · ·6 Antworten

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    Display DG16080 Ansteuerung (vhdl)

    auf 5V vorsehen, der CPLD ist 5V tollerant an den IOs. tut mir leid, damit kann ich nicht viel anfangen. meinst du damit 5V über nen widerstand auf die pins geben (z.b. von unter dem board) ?

    FPGA, VHDL & Co. ·Iulius · ·28 Antworten

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    Xilinx Spartan 3E: Code geht bei der Translation kaputt

    des Zählers: Ich hab einfach stumpf alle Vektoren als abfallend definiert, weil es für mich (eben Anfänger) ein Leichtes ist, sich in den Definitionen zu verheddern und dann ein paar Vektoren spiegelverkehrt zuzuweisen. Das hatte ich schon durch und würde es nur ungerne nochmal tun.

    Zählers: Ich hab einfach stumpf alle > Vektoren als abfallend definiert, weil es für mich (eben Anfänger) ein > Leichtes ist, sich in den Definitionen zu verheddern und dann ein paar > Vektoren spiegelverkehrt zuzuweisen. Das hatte ich schon durch und würde > es nur ungerne nochmal tun. Man

    FPGA, VHDL & Co. ·Viktor B. · ·7 Antworten

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    ISE 13 mit modelsim

    das aufgrund der Zeilenbeschränkung ist, sei dahingestellt. Abgesehen davon, braucht man als Anfänger keine Elemente aus den Xilinx-Bibliotheken. Da kann man alles als generisches VHDL schreiben. Erst wenn Du eine DCM mit simulieren willst, brauchst Du die Unisim. Duke

    FPGA, VHDL & Co. ·Johannes · ·20 Antworten

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    Programm "LOGIC_2" läuft nicht mehr

    oder später, läuft es nicht mehr. Ich habe dann die Festplatte erneut geputzt und das ganz am Anfang erstellte Backup aufgespielt, wodurch der PC wieder im Ursprungszustand war. Mein Versuch mit dem Programm "LOGIC_2" ging gleich aus wie zuvor: Bis incl. 17.11.2009 läuft es, danach nicht mehr.

    FPGA, VHDL & Co. ·Manfred S. · ·20 Antworten

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    Schöne Stelle für FPGA-Designer zu vergeben

    Bandbreite: Wer für 40.000 arbeitet, ist aufgefordert, in einen Job zu wechseln, der ihm 50.000 bringt. Anfänger bekommen das z.T. ja schon, da kann ich mir nicht vorstellen, daß eine Firma nicht zum selben Tarif einen bereits erfahrenen einstellt, es sei denn, er hat andere Gebrechen (Artikulation, Auftreten

    FPGA, VHDL & Co. ·Rafael Köhler · ·20 Antworten

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    Flußdiagramme aus VHDL Source

    back to the roots" zur Elektronik, die ich eigentlich damals studiert habe. Bei meinen jetzigen Anfängen in VHDL ist mir meine SW-Erfahrung in einer Hinsicht zu Gute gekommen. Ich weiß nämlich: Wenn es kompliziert wird, dann habe ich mindestens einen Denkfehler in der ganzen Sache! Den suche (und beseitige

    FPGA, VHDL & Co. ·flowvhdl · ·16 Antworten

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    VHDL-Effektgerät für Gitarre und andere Instrumente

    sodass er sich nach unten verschiebt. Zude wird auf den threhold limitiert, sodas die Transiente am Anfang des Signals beim Anschlag nicht wirklich lauter, sondern aggressiver klingt. Dieses Signal produziert eine Reihe von oberwellen die überwiegend tonal, d.h. zu dem Grundklang passend sind. Das Signal

    FPGA, VHDL & Co. ·J. S. · ·16 Antworten

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    Probleme bei Verilog Aufgabe

    Ich habe Übungen und Aufgaben in VHDL und Verilog zu lösen. Da ich ein absoluter Anfänger bin, ist es leider nicht möglich diese Aufgaben zu lösen. Kann mir da bitte jemand helfen? Auch gegen Bezahlung.

    Der Stundensatz für Verilog/VHDL beginnt bei 60€/h. Wessen Stundensatz liegt bei 60,-? Der von Anfängern, Experten, Fortgeschrittenen?

    FPGA, VHDL & Co. ·esperado · ·5 Antworten

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    Cyclone 3 Starter Kit - Externer Flash via JTAG schreiben/lesen

    nochmals um eine genauerer Erklärung falls möglich. Bitte habt etwas Geduld mit mir, denn aller Anfang ist schwer. Viele Grüße

    FPGA, VHDL & Co. ·LdB · ·19 Antworten

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    ISE 11.1 brennen von XC9572 möglich?

    etwas zu verkomplizieren: Ich hab mir gerade mal das Xilinx Platform Cabble USB II ausgeliehen. Am Anfang konnte ich nichts damit programmieren. Nach einem Update der ISE konnte ich ein einziges Mal was auf den CPLD aufspielen, seither erkennt er ihn teilweise garnicht mehr oder er bringt die Fehlermeldung

    FPGA, VHDL & Co. ·Mani · ·19 Antworten

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    Xilinx Coolrunner CPLD Gesperrt

    habe in recht vermurkstes Projekt mit dem XC2C512 Coolrunner und bin - als kompletter Coolrunner Anfänger - leider komplett am Ende mit meinem Latein. Ich habe ein extrem merkwürdiges Verhalten, was meine Eingänge betrifft und bin leider nicht in der Lage, das irgendwie hinzubiegen. Gibt es vielleicht

    FPGA, VHDL & Co. ·Carl · ·19 Antworten

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    Frequenzteiler in VHDL Gesperrt

    einen Output gelegt. Ansonsten benötige ich die Takte für verschiedene andere HDL Sources. Da ich Anfänger bin würde ich mich über Kritik oder Verbesserungsvorschläge freuen. Der Taktgenerator soll auf jeden Fall synchron sein - im Modelsim siehts gut aus: entity counter is Port ( CLOCK : in std_logic

    FPGA, VHDL & Co. ·Michael · ·19 Antworten

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    Projekt VHDL-Code Datenbank

    damals war das irgendwann nicht mehr skalierbar/anwendbar. SVN sollte man fuer sowas erst gar nicht anfangen zu verwenden. Da gibt es schon fundamentale Probleme mit externals und die Branchverwaltung ist auch nicht skalierbar. Git ist einfach auch fuerchterlich schnell, was sich in der CI bei n * m Komplexitaet

    FPGA, VHDL & Co. ·J. S. · ·26 Antworten

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    Cyclone iii -Timing Problem

    Duke, soweit ich weiss ist bereits der höchste Effort eingestellt. Da ich nur ein Verilog-Anfänger und nicht der Autor des Programms bin und nur versuche eine höhere Sampling Frequenz zum Laufen zu bringen, weiss ich nicht wie ich das Programm selbst tunen könnte. Gerd

    FPGA, VHDL & Co. ·Gerd Loch · ·15 Antworten

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    Hilfe: Einbettung eines DLX-Cores in Sysytemumgebung

    Hallo zusammen Ich bin gerade dabei folgende Aufgaben zu bewältigen, da ich ein Anfänger bin, brauche ich dringend Hilfe. - Einbettung eines DLX-Cores (sequenziell/pipelined/superskalar) in eine Systemumbgebung - Synthese für einen Xilinx Spartan 2E-300 FPGA - Funktionstest des

    Assemblerprogramms - Anbindung weiterer Peripherie über memory-mapped IO] Ich bin gerade am Anfang,VHDL-Code für sequenziell habe ich schon.Nun muss ich den DLX-prozessor in FPGA integrieren.Der Prozessor muss mit einigen Komponenten verbunden werden,nun was für Komponent?Ich habe es mir überlegt

    FPGA, VHDL & Co. ·Xin Xu · ·5 Antworten

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    Xillinx ISE optmiert mir Leitungen weg!

    wirklich mal viel damit machen kann. Die Konstante global zu machen, wäre für mich schonmal ein Anfang. :-)

    Generate Befehl? Jein. Ein F*ckup kommt bei dir schon mal daher, dass du die Sonderfälle vom Anfang und Ende in die Forschleife reinsteckst und nochmal (zwangsweise) mit if verknüpfst. Das ist doch völlig überflüssig. Die kann man ohne generate instanziieren (bei nn>=2).

    FPGA, VHDL & Co. ·Wisler Electronics · ·9 Antworten

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    FPGA Lüftersteuerung für 4PIN PWM Lüfter

    mit Disply und VGA Ausga,g sowie seriellem dabei hat. Damit könnte man dann auch noch was anders anfangen.

    FPGA, VHDL & Co. ·Chris · ·18 Antworten

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    Leon3 GRLIB No rule to make target

    Hallo, Ich versuche mich gerade an den LEON3 leider bin ich schon ziemlich am Anfang stecken geblieben laut dem Tutorial in der User Manual von Gaisler: http://gaisler.com/products/grlib/grlib.pdf soll man Cygwin installieren und anschließend make xconfig im jeweiligen Design Ordner

    FPGA, VHDL & Co. ·tm · ·18 Antworten

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    FM-Modulation in FPGA

    Danke Christoph Ich habe eine Anfang Lösung auf mein Problem! grüss

    auch eine FM in fpga machen. habe die oben gennanten Lins gelesen, weißt aber noch nicht wie ich anfangen kann. hast Du schon eine Ahnung wie es geht? beks

    FPGA, VHDL & Co. ·Marco · ·5 Antworten

  • Thread

    7 Segmentanzeige mit GAL programmieren HILFE

    Ich habe garnichts abgeschrieben. Wie bereits gesagt ich bin Anfänger in diesem Gebiet also bitte

    FPGA, VHDL & Co. ·Robi · ·14 Antworten

  • Thread

    FPGA einsteiger tutorial ?

    Da gubt es ein Testboard für CPLDs dem kleineren Bruder der FPGAs. Wenn Du direkt mit FPGAs anfangen willst, würde ich ein fertiges Testboard empfehlen, weil u.a. die Stromversorgung nicht so trivial wie bei einem µC ist. Rick

    FPGA, VHDL & Co. ·Benedikt W. · ·14 Antworten

  • Thread

    EDK meldet ERROR:PhysDesignRules:755

    location PAD135 Conflict detected on wire: DUMMY(104816,35425) Kann mit der Meldung jemand was anfangen? Also ich werde nicht so ganz schlau darauß. Lieben Gruß, ChrisB

    FPGA, VHDL & Co. ·ChrisB · ·17 Antworten

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    Erster Versuch in VHDL (Taster entprellen)- so in Ordnung?

    conv_std_logic_vector solltet ihr euch von Anfang an abgewöhnen, auch Du Falk! Stattdessen library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; signal ls_example_vec : std_logic_vector(3 downto 0); signal ls_example_int :

    FPGA, VHDL & Co. ·Heiko Meier · ·17 Antworten

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    welche freie Entwicklungssoftware f. XC9536

    habe sie dankenswerterweise auch erhalten. Leider kann meine Version 4.2 damit aber noch nichts anfangen. Aber jede Reise beginnt ja mit dem 1.Schritt. Ich bleibe dran.

    FPGA, VHDL & Co. ·Klaus S. · ·17 Antworten

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    Probleme mit Signalgenerator

    arbeitet, wie sie es möchen. Die Schlussfolgerung kann eigentlich nur lauten: Mit der Hardware anfangen und digitale Bausteine verbauen und sich dann nach oben vorarbeiten.

    @Peter: Deine Sinustabelle scheint mir nicht in Ordnung. Die beiden Werte 2048 am Anfang und Ende, das ist verdächtig. Dein Sinus hat dort die Steigung 0 statt 1. Einer der beiden Werte ist zuviel. Den Sinus würde ich auch generisch beschreiben, wie ich das in meinem Sinusartikel dargestellt

    FPGA, VHDL & Co. ·Tom · ·53 Antworten

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    spezielles Lesetiming - so realisierbar?

    Daten erst > auf den Bus lege. Ein alte Geschichte. Wenn du das nicht über einen Dummy-Read am Anfang eines Lese-Bursts abhandeln kannst, dann mußt du das Timing so gestalten, dass du die Adresse an deinen Fifo direkt anlegst. > Also muss ich die Sache irgendwie asynchon regeln, richtig? Du hast

    dann in der case Anweisung den dat-Vector beschreiben... ja, das sollte gehen. Ein Dummy Read am Anfang des Bursts ist leider nicht möglich, weil dieser über einen DMA-Tranfer geregelt wird. Da kann nach Aussage meines Kommilitonen der erste Read nicht verworfen werden, ohne dass das Adress-increment

    FPGA, VHDL & Co. ·Andi · ·7 Antworten

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    LEDs leuchten lassen auf Spartan-3E Kit

    Für den Anfang erstmal nicht, erst wenn du einen uC in deinen FPGA integrieren willst. Und die EDK ist nicht umsonst, kostet einzeln ca. 500 Eur...

    FPGA, VHDL & Co. ·joe · ·15 Antworten

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    CPLD Clock Probleme XC9572 1Hz 3V3

    Klingeln auf der Leitung. Immerhin kann dein CPLD mit Frequenzen im halben GHz-Bereich schon was anfangen. Und mit solchem "Klingeln" lässt sich dann das wirre Verhalten des Zählers auch recht einfach erklären: weil so ein Überschwinger ggfs. eben nicht alle 4 Flipflops des Zählers zum Speichern bringt

    FPGA, VHDL & Co. ·Michael · ·42 Antworten

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    Wie CPLDs programmieren?

    Grunde aber für die Simulation von digitalen Schaltungen gedacht ist, ist die komplette Sprache am Anfang wirklich verwirrend. Es gibt im Internet genügend Information, Du braucht Dir sicher keine teuren Bücher zu kaufen. Das VHDL Cookbook von P. Ashenden ist gut, und gratis. Du mußt nur aufpassen, daß Du ein Tutorial wählst, das VHDL in Zusammenhang mit Synthese erklärt, das ist für den Anfang einfacher. Eine verständliche Einführung ist vielleicht http://de.wikibooks.org/wiki/VHDL Gruß Klaus

    FPGA, VHDL & Co. ·mr.chip · ·5 Antworten