Suchergebnisse für "anfänger"

TerosHDL Erfahrungen

einzige Frechheit. Ansonsten keinerlei Tutorials oder step-by-step Guide zu finden, was man halt am Anfang so braucht, wenn man keine Lust und keine Zeit hat, den Umgang durch Reverseengineering zu erlernen. Habt ihr bessere Erfahrungen mit TerosHDL? Ich verwende viel OpenSource-Software mit einer exzellenten

wäre jetzt schon mal ein k.o.- Kriterium, besonders da so solche Simplifizierungen ja meist für Anfänger gedacht sind.

FPGA, VHDL & Co. ·Vancouver ·20.07.2023 15:54 ·5 Antworten

Xilinx und seine Frequenz-Constaints

Wenn man Plan Ahead anfangs sagt, die Constraints Files in ISE Sytax anzulegen klappt das doch auch und alles ist kompatibel. Welche Version hast du denn. Achja, Rodin: "Rodin, basierend auf PlanAhead, löst die XILINX

FPGA, VHDL & Co. ·JBB ·20.12.2011 11:51 ·18 Antworten

FPGA - Art der Last

irgendwie die Last für eine Simulation zu modellieren, ein variabler Widerstand ist schon mal ein Anfang.

FPGA, VHDL & Co. ·PrAquiline ·24.12.2016 00:05 ·18 Antworten

VHDL-Tristatebuffer will nicht

vielleicht noch eine Idee wie man den GTS-Pin nutzen kann. Hab in der ISE nichts gefunden. (typisch Anfänger ;)) [vhdl] WR_EN <= '1' WHEN (RD = '0' AND CS = '0') ELSE '0'; WR_1_EN <= '1' WHEN (RD_CNT = "00" AND WR_EN = '1') ELSE '0'; WR_2_EN <= '1' WHEN (RD_CNT = "01" AND WR_EN = '1') ELSE

FPGA, VHDL & Co. ·Sebastian H. ·11.05.2006 11:03 ·18 Antworten

VHDL APEX

FPGA-Entwicklungsboard). Die Probleme mit dem Synthetisieren habe ich auch schonmal gespürrt. Anfangs wollte ich ein Array für die FIR-Filterkoeffizienten nutzen. Doch leider verbaute das Array ca 25% der recoursen. und Funktionierte nur nach Zufall. So habe ich ein LPM-ROM modul genutzt. Was auch

Ein von mir geschriebener (mit Integer-PORTS) Multiplikator jedoch nur 177 LE brauchte. Das sah Anfangs auch alles sehr gut aus. Aber als ich ihn in den FIR-Filter eingebunden habe bildete er den Multiplikator wieder auf ein LPM_MULT-Modul ab und brauchte somit wieder 437 LE. Ist halt immer so eine

FPGA, VHDL & Co. ·Sascha ·24.01.2005 20:27 ·6 Antworten

IIC mit MicroBlaze

Hilft das für den Anfang?: http://www.xilinx.com/bvdocs/userguides/ug133.pdf

FPGA, VHDL & Co. ·TechInfo ·06.02.2007 17:40 ·13 Antworten

Quartus v16.0 - Dauer des Fitters

Zeitplanung für das > Projekt etwas "sportlicher" geworden. Naja, ein Problem ist, das man am Anfang z.B. viel zu viele Signale unbewusst verknüpft und daraus logisch ein Neues gewinnt. Du musst Dir ja bewusst sein, dass die komplette Logik in LUT4s (bzw. je nach Familie LUT6s) zerlegt wird. Wenn

FPGA, VHDL & Co. ·Quartus ·06.09.2016 16:50 ·23 Antworten

Ist die Intel/Altera MaxV ( CPLD) Software Intel Quartus Prime Lite Editi. Kostenlos?

nutzen und programmieren können. Und nach meiner Beobachtung hat das auch geklappt. Die meisten Anfänger kennen alle Xilinx und Alterabausteine, aber keiner arbeitet mit Lattice oder Aldec.

FPGA, VHDL & Co. ·Roger R. ·17.09.2024 13:46 ·14 Antworten

Welchen editor ?

kriegt du nur mit PALASM oder WinCUPS wie oben beschrieben. Hol dir besser was aktuelles wenn du anfangen möchtest...

FPGA, VHDL & Co. ·Huber M. ·10.02.2017 21:02 ·15 Antworten

Wie schreibe ich eine Tesbench in VHDL für einen Multiplexer4x1? Meine funktioniert nicht!

Und nochmal was, was ist der Datentyp std_logic bzw. welche Werte kann > er annehmen? Für den Anfang (und wahrscheinlich auch später meistens) reichen aus der von Peter verlinkten Liste 0,1,U und X. U heißt, dass dem Signal noch kein Wert zugewiesen wurde und X bedeutet, dass mit dem Signal 'irgendwas

FPGA, VHDL & Co. ·balle ·23.04.2016 18:15 ·15 Antworten

Schnittstelle FPGA Matlab

klappte eigentlich recht gut, auch wenn die geschwindigkeiten nich sehr hoch sind. aber ist fürn anfang glaube die einfachste art der anbindung.

FPGA, VHDL & Co. ·Midnight ·06.08.2009 14:36 ·15 Antworten

Xilinx und LCD

vorhanden ist und weil damit Ports eingespart werden können. Ich möchte nur nicht, dass wir damit anfangen und das ganze dann nicht machbar ist. Daher wäre ich für eine Antwort, die mir konkret über die Machbarkeit Auskunft gibt sehr dankbar! MfG Jürgen

FPGA, VHDL & Co. ·Jürgen ·15.02.2011 11:00 ·15 Antworten

LaufendeLED??

angefangen VHDL zu lernen, weiß aber nun nicht wie ich eine einfache LaufendeLED schreibe. Will für anfang 3 LED mit unterschiedlichen Zeit (50Mhz) zum Laufen bringen. wie kriege ich dass nun ihn?? Danke

FPGA, VHDL & Co. ·Mike ·10.05.2008 09:53 ·15 Antworten

Gated Trigger Signal

Die '72 deutet auf ein JK-Flipflop. Ob die "Koryphae" damit etwas anfangen kann?

FPGA, VHDL & Co. ·Martin ·21.01.2022 14:19 ·15 Antworten

Zynq: Messdaten via DMA an Ethernet senden

beim Ueberlauf kümmern. Ich würde mal mit einem Software-FIFO (Buffer Queue) auf höchstem Layer anfangen, ohne Umkopieren geht vermutlich auch beim neuesten lwip nix. ARP ist address resolution protocol, macht der lwip schon alles. Sorry für die Verwirrung.

beim Ueberlauf kümmern. Ich würde mal mit einem Software-FIFO (Buffer Queue) auf höchstem Layer anfangen, ohne Umkopieren geht vermutlich auch beim neuesten lwip nix." kannst du das bei Gelegenheit bitte noch ein wenig näher formulieren? Wieso um Handshaking kümmern und was ist Spülen? Und von wo

FPGA, VHDL & Co. ·Julian Bauer ·06.03.2017 14:46 ·10 Antworten

Xilinx Zynq 7000: IEC 62304 + OS

Xilinx-Besteck, das hat erstmal überhaupt nichts mit machine learning zu tun. Seit Ende 2019/ Anfang 2020 ist alles unter dem Namen Vitis Unified Software Platform zusammengeführt was vorher das Xilinx SDK, SDSoC oder SDAccel war. Auch Vivado HLS heißt jetzt Vitis HLS. Nur das Kern-Vivado heißt

viel Spielraum für Interpretation besteht. L. I. schrieb im Beitrag #6553678: > Seit Ende 2019/ Anfang 2020 ist alles unter dem Namen Vitis Unified > Software Platform zusammengeführt was vorher das Xilinx SDK, SDSoC oder > SDAccel war. Auch Vivado HLS heißt jetzt Vitis HLS. > Nur das Kern-Vivado

FPGA, VHDL & Co. ·Andre ·19.01.2021 14:37 ·7 Antworten

Geschwindigkeit von JTAG an paralleler Schnittst.

des Parallelkabels (kurz vor der JTAG-Schnittstelle), würde vieleicht ein Treiber für TDO am Anfang (d.h. direkt am/im PC-Stecker) das Problem beseitigen bzw. die Fehlerrate verringern? Gruss Jörg

FPGA, VHDL & Co. ·Jörg ·09.08.2008 13:54 ·17 Antworten

Procedure Beispiele

VHDL anfänger schrieb im Beitrag #3571893: > Kannst du den Type innerhalb der Procedure definieren? Ja, das ist möglich. Im gewählten Beispiel wurde der Datentyp sicher noch an anderer Stelle benötigt. Duke

FPGA, VHDL & Co. ·René D. ·14.03.2014 09:10 ·22 Antworten

Xilinx Artix-7 Nexys 4 mit VGA und XADC

ich das nicht abfrühstücken. Aber welche motivierende Projektvorschläge gibt es denn die man mit Anfängern in einem Semester schaffen kann? Mir geht es drum, dass die Hardwaredenkweise gelernt wird und weniger darum fertige IP Blöcke zusammenzuklicken. Das funktioniert nämlich auch nur wenn man versteht

FPGA, VHDL & Co. ·miezekatzen_dompteur ·12.01.2017 09:13 ·22 Antworten

Speichergrenze spartan6

FPGA unterzubringen und dabei noch das geforderte Timing zu erreichen. Ich will gar nicht davon anfangen, dass die Durchlaufzeiten für Synthese, Place&Route "plötzlich" explodieren. Ich hatte mal getestet, was passiert, wenn ich im einem vorhandenen Design mehr BRAMs verwende. Ich kam dann auf 93% Ausnutzung

FPGA, VHDL & Co. ·Detlef ·02.03.2018 23:03 ·22 Antworten

1-Bit-Komparator als Komponente für n-Bit-Komparator

lernen, weil gibt ja Youtube und Wikipedia mit Sprachausgabe? Aber du warst sicherlich auch nie Anfänger. Taha M. schrieb im Beitrag #6064704: > In einer For-Generate Schleife konnte ich das nicht tun, > weil ich die Schleife nicht unterbrechen kann. Du kannst aber die Vergleichsausgänge so verknüpfen

FPGA, VHDL & Co. ·Float ·16.01.2020 20:46 ·22 Antworten

FBAS-Signal statt LED mit DE1-Board und Quartus2

übersichtlich realisieren lassen. ------------------------- Ich dachte ein FBAS-Signal ist für mich als Anfänger leichter zu verstehen. ' __ ___ ___ ' V-Sync |_______| |_______| | ---> die ersten 2,5 Zeilen ' 27,5 4,5 27,5 4,5 '

, warum also nicht gleich RGB? ---------------------- Ich wäre froh, wenn ich als 65 Jähriger Anfänger dieses BAS-Signal hinbekommen würde, bzw einen weißen Querbalken auf dem Monitor. Könnte ich ein Signal an einem Pin vom DE1 ausgeben und direkt an dem Monitor BAS-Einganbg anschließen? Ich wollte

FPGA, VHDL & Co. ·Peter B. ·16.04.2014 14:42 ·5 Antworten

Lattice Diamond Takt im Schaltplan

IO_TYPE=LVCMOS33 ; [/code] Damit verwendet das Design den 12MHz-Quarz auf dem Board. Schonmal ein Anfang, jetzt versuche ich mich an Sachen wie PLL und Taktteilung. Frohe Ostern allerseits!

Stephan S. schrieb im Beitrag #5814455: > Schonmal ein Anfang, > jetzt versuche ich mich an Sachen wie PLL und Taktteilung. Wenn du gerade am Lernen bist, dann lies dir mal den Klassiker zum Thema Schaltplaneingabe durch: https://www.mikrocontroller.net/topic

FPGA, VHDL & Co. ·Stephan S. ·21.04.2019 09:49 ·5 Antworten

Microblaze Performance

out of bounds. Hier finde ich wenigstens muli. Was genau ich mit den verschiedenen Sektionen anfangen soll weiss ich leider nicht. Und warum er muli macht und nicht fmul ist mir auch völlig unklar. Vielleicht weisst du da mehr?

FPGA, VHDL & Co. ·ChrisB ·26.01.2009 14:01 ·40 Antworten

Xilinx Spartan3e + Windows Vista

ich teste das mal ein bisschen. Dass ich dann spontan was für nen FPGA entwickeln sollte konnte anfangs keiner wissen. Gott sei dank hat man ja für gewöhnlich mehr als einen PC zu Hause und da bin ich dann einfach auf meinen Laptop ausgewichen, da ich mit meinen Tests mit dem 'neuen' Windows noch

FPGA, VHDL & Co. ·M-a-x ·05.03.2007 11:42 ·13 Antworten

std_logic_vector als signed oder unsigned interpretieren

hmm ok konnte das Prob lösen, war für mich anfangs etwas verwirrend, weil die alte Synopsis Lib immer meckert, wenn man ein 7 Bit breites Signal einem 8 Bit breiten zuordnen will. Die neue hat einfach das LSB auf 'U' gesetzt und den Rest zugeordnet

FPGA, VHDL & Co. ·Quecksilber ·04.01.2012 14:35 ·21 Antworten

Geschwindigskeitunterschiede nach Synthese und Place&Route

vielleicht Lust ein VHDL / FPGA / CPLD Tutorial wie das AVRGCC Tutorial anzufangen. Ich als total Anfänger habe zuviel Angst bloedsinn zu schreiben ;) Gruß, Dirk

FPGA, VHDL & Co. ·Frank ·03.08.2006 14:50 ·21 Antworten

Graukeil Bild im FPGA erzeugen

> die Abbruchbedingung und die Verschachtelung sehr sehr schwer gefallen. wenn du das richtig anfängst, wird da nichts verschachtelt. Also: 2048 (Pix/Zeile) ist eine Zweierpotenz (=11Bit). und 2048 Zeilen ist wieder eine Zweierpotenz(=11Bit). Toll. Also brauchst du nur einen Zähler mit 22 Bit

Ich würde die ganze Geschichte noch gerne kontinuierlich gestalten, also immer wieder von vorne anfangen und somit ein Bild nach dem anderen auslesen. Dafür muss ich den Counter ja zurücksetzen und dafür eine Bedingung schaffen. Nur wie frage ich das unsigned Signal counter auf 3FFFFF ab? Ich könnte

FPGA, VHDL & Co. ·Andi ·23.03.2010 16:40 ·3 Antworten

Timing Verletzung bei CRC Berechnung

Siehe mein zweiter Post. Ich habe für jeden Datentyp eine eigene CRC funktion. Meine Frage war ja anfangs ob sich das eleganter lösen lässt. Ich habe bisher 4 parallele CRC Funktionen für 4 verschiedene Datentypen. Und das funktioniert ja auch, aber es gefällt mir nicht weil ich so mehr recouren brauche

FPGA, VHDL & Co. ·Paul ·27.07.2018 21:13 ·48 Antworten

Frage zu FPGA Board/Infos/Quellen

irgendeiner Form lebt. Es ist kein FTDI in dem Board verbaut, sondern ein Cypress. Ich hatte anfangs die Vermutung das vllt nur das EEProm einen weg hat bzw. der Inhalt verloren gegangen ist. Ich glaube diese Vermutung war doch richtig. Unter Windows wird doch etwas mehr angezeigt. VID und PID

Clamp-Dioden an I/Os). Betr. Firmware: Leider hab ich diese Boards und die ganzen Hacks dazu erst Anfang Jahr eingemottet, aber im Netz sollten allenfalls noch Firmware-Files mit Namen 'donbusb.iic' dazu herumliegen, allenfalls bei Digilent noch selber auf einem FTP-Server, oder ueber archive.org (wayback

FPGA, VHDL & Co. ·Rene B. ·02.12.2020 22:46 ·6 Antworten

Grundlegendes Problem oder nur Stilfrage?

. Ich spare mir hir also das setzen von bla <= '0' in jedem einzelnen state, indem ich es an den anfang vor das case setze. Ich bin mir aber unsicher, ob das nicht ein Problem gibt, wenn das dann später im gleichen clock zyklus "überschrieben" bzw. doch auf '1' gesetzt wird sobald der state b erreicht

Ich spare mir hir also das setzen von bla <= '0' in jedem einzelnen > state, indem ich es an den anfang vor das case setze. Ich bin mir aber > unsicher, ob das nicht ein Problem gibt, wenn das dann später im > gleichen clock zyklus "überschrieben" bzw. doch auf '1' gesetzt wird > sobald der state

FPGA, VHDL & Co. ·Breti ·15.03.2007 13:53 ·5 Antworten

SRAM des Spartan3 STK ansteuern

wählst "Programm" aus. Kaputt machen ist nicht so leicht möglich, zumindest nicht per FPGA. Was zu Anfang gern passiert, sind gegen einander treibende Pins, also FPGA und SRAM senden Daten. Dann wird in der regel der FPGA schnell heiss (Finger draufhalten). das sollte man nicht zu lange und nicht zu oft

hier ist ein beispiel, den lässt du so wie Ursprungsdesign. Sicherheitshalber kannst du ja zu Anfang nur einen der beiden Chips ansteueren und den zweiten deselektieren (wenn die Verdrahtung des STK das zu lässt). dann überlebt mindestens einer. Also nur Mut, mit VHDL kann man kaum was kaputtkriegen

FPGA, VHDL & Co. ·Daniel R. ·06.02.2006 14:42 ·5 Antworten

Drei 8 Bit Wörter in ein 24 Bit Wort

dem '&' Operator hänge ich sozusagen die Wörter aneinander? Entschuldigung, ich habe mich am Anfang ein wenig undeutlich ausgedrückt. Die 8 Bit habe ich nicht einzeln in einem Vektor gespeichert, sondern sie kommen bei fallender Taktflanke des SCLK's über den MISO Kanal. Das bedeutet: für jede der

FPGA, VHDL & Co. ·pico ·13.06.2012 10:23 ·14 Antworten

bBitte einmal dieses : rxd_sr(rxd_sr'left-1) & rxsr(rxsr'left downto 1);.usw.

: rxsr(rxsr'left downto 1) und hier: rxd_sr(rxd_sr'left-1 downto 0) Bitte mal für einen Anfänger. Danke. Gruss

FPGA, VHDL & Co. ·peter ·12.10.2014 23:45 ·14 Antworten

Wie kann der PPC mit dem FPGA kommunizieren?

leider noch nicht so viel ahnung von fpga und den xilinx tools. und mit FSL kann ich leider nix anfangen :(

FPGA, VHDL & Co. ·Sascha ·23.09.2009 15:03 ·14 Antworten

Maximale Geschwindigkeit der Multiplier

. Reine Theorie, aber das Routing Delay > ist ungewöhnlich groß. Das hatte ich schon ganz am Anfang vermutet: https://www.mikrocontroller.net/topic/514013#6605174 Das koenntest du aber via Pipelining in Griff bekommen, sofern die die extra Taktzyklen dir leisten kannst. Markus W. schrieb

FPGA, VHDL & Co. ·Michael W. ·26.06.2021 23:49 ·24 Antworten

XC3S400 Ersatz

Woche. Dann muessten ja bei Digikey die LQFP-Varianten davon irgendwann auftauchen. Es gab anfangs mal den Service, dass man sich eine Netzliste von Xilinx-Primitiven konvertieren lassen konnte, heisst, ISE fuer's Mapping, dann proprietaere Tools fuer die Synthese in CPE-Baeume. Ein netter Hack

FPGA, VHDL & Co. ·Gustav G. ·01.12.2025 14:21 ·24 Antworten

Suche VHDL Buch

VHDL Examples" als Tutorialersatz gar nicht so schlecht zu sein scheint (Ich hab bisher nur den Anfang überflogen). Immerhin aktueller als Reichart & Schwarz. Duke

FPGA, VHDL & Co. ·Johannes ·24.08.2011 08:41 ·15 Antworten

einmaliges Reset

in einen definierten Anfangszustand? Freilich kann man einen Reset auch später ausführen; am Anfang brauchst Du ihn trotzdem. "Power-On Reset" nennt sich das.

FPGA, VHDL & Co. ·Reset-Master ·07.12.2006 00:09 ·15 Antworten

Vorgehen zum Hardware entwurf

Konzeptebene nachgezogen werden. Irgendwann hat man das Problem soweit erfasst, dass man ganz unten anfangen kann den Datenpfad zu designen. Dabei gibt es testbenches für Module (ähnlich Unittest-Ebene) und später abstraktere testbenches für abstraktere Module (die mehrere Submodule zusammenfassen). Das

FPGA, VHDL & Co. ·uivhdl ·02.08.2015 21:28 ·17 Antworten

Custom IP-Core für Mittelwert/Standardabweichung

Hallo, ich bin noch Anfänger was VHDL/FPGAs betrifft. Ich habe mir einen IP-Core für den Microblaze erstellt welcher 1024 Byte BRAM sowie 2 Register enthält. Im Anhang ist mal die generierte VHDL-Datei. (IDE ist ISE 13.1)

FPGA, VHDL & Co. ·lenny ·18.08.2011 08:09 ·19 Antworten

Tesbench X abfragen

Adressen, welche im Laufe der Simulation erst beschrieben und später zurückgelesen werden, also am Anfang noch 'X' enthalten. Natürlich könnte ich jetzt einen Sonderfall definieren und am Anfang noch nicht dort lesen usw. aber das würde eben wieder mehr Hardwareaufwand bedeuten, den ich in der realen Schaltung

FPGA, VHDL & Co. ·MW ·21.01.2009 12:31 ·5 Antworten

SYNC Word erkennen und daraufhin Event auslösen

abzuspeichern, weil ich immer irgendwo in den Datenstrom greife und zu keinem definierten Zeitpunkt anfange abzuspeichern. Nun möchte ich nach dem SYNC Word anfangen abzuspeichern und erhoffe mir so, dass die Daten so ausgelesen werden können, wie ich sie dem Sender vorgebe. Kann ich nun den Ausgang

FPGA, VHDL & Co. ·Andi ·01.03.2010 21:39 ·5 Antworten

Testbench für zwei Events bei steigender Flanke

Vielen Dank schonmal. Bin noch Anfänger ;-) Also die while Schleife sollte runterzählen (Tastenentprellung) Das geht wie ihr sagt anscheinend nicht :-( Werd aus dem Link nicht ganz schlau: clk_en <= signal_rising; process

klappt liegt m.E. in der Testbench: [pre]CLK_T <= not CLK_T after T/2;[/pre] Was ist CLK_T zu Anfang? Richtig, 'U'. Und was ist NOT('U')? Richtig, immer noch 'U'. Und wann wird dann CKT_T='1'?

FPGA, VHDL & Co. ·Freddy ·16.01.2008 22:05 ·5 Antworten

FPGA updaten via PCI-Bus

Danke für die raschen Antworten, haben mir schon weitergeholfen. Der FPGA soll anfangs nur als Target dienen (um die Sache fürn Anfang einfacher zu halten). Aber in weiterer Folge ev. auch als Master. Versuche gerade mir ein Bild zu machen, welchen PCI Core ich verwenden soll.

FPGA, VHDL & Co. ·Andreas Starzer ·11.03.2008 10:22 ·5 Antworten

PLL-Takterzeugung

Die Daten kommen Blockweise alle 25 ns. Mit nem Fifo kann ich hier leider nichts anfangen, da die Datenmenge sehr groß ist, Da hilft nur ein schneller SRAM.

FPGA, VHDL & Co. ·Someone-somewhere ·01.06.2006 00:30 ·14 Antworten

Timing Probleme, brauche Hilfe

man schon sagen, dass es von Dir sehr sportlich (oder sollte ich eher sagen leichtsinnig) ist als Anfänger ein Design auf 266MHz zu jagen! Wenn Du den MIG (und damit die davor liegende Adressgenerierung) von 266Mhz auf 200MHz senken würdest, würde sich das Synthesetool deutlich leichter tun, die von Dir

FPGA, VHDL & Co. ·Cihan Kalayci ·21.06.2012 11:12 ·16 Antworten

Game Boy Classic am VGA Monitor

Verbindlichen Dank für diesen Anfang. Wer kann mit diesen Infos, gegen Obolus, einen Bauplan erstellen?

FPGA, VHDL & Co. ·Michael B. ·27.12.2015 13:39 ·16 Antworten

Zu wenig Makrozellen: Code Optimierung

den Code denn am besten auf eine geringe Nutzung der Zellen hin (siehe Anlage)? Als blutiger Anfaenger und Hobbyist wuerde mich auch interessieren, wie man den VHDL Code noch besser aufbauen kann, oder ob ich einige Don'ts drin habe. Pulser.vhd und PwmWave.vhd sind von mir, SineWave.vhd hab ich aus

FPGA, VHDL & Co. ·Mr. Greenhorn ·21.02.2011 22:58 ·16 Antworten

Fpga für alle

von Lattice auf seinen PC zu bringen. Wozu dann der Web-VHDL-Compiler? Aber was soll man damit anfangen? Bloß eben Verilog oder VHDL üben und dann eine LED blinken lassen? W.S.

FPGA, VHDL & Co. ·Gerd ·18.07.2019 02:24 ·16 Antworten