Suchergebnisse für "anfaenger"

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3013 Treffer für anfaenger Suchergebnisse für "anfaenger"

Relevanz Datum
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    LVDS receiver in FPGA-2

    ich schon. Nun kommt der Teil, die Bits ordnungsgemäß in ein Schieberegister zu schreiben und den Anfang des Datenwortes zu erkennen. Dies muss ja aus dem mitgesendetet Takt möglich sein. Um dies richtig zu verstehen, wollte ich mir aus dem Datenblatt die Funktionsweise des Senders aneignen, was leider

    FPGA, VHDL & Co. ·matzunami · ·13 Antworten

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    Xilinx Virtex abzugeben

    genaue Bezeichnung der ICs ist XCV2000E FG680AFT0217 F2091045A 6C Falls jemand was damit anfangen kann, bitte kurz melden. Preis ist Verhandlungssache. Gruß Boris

    FPGA, VHDL & Co. ·Boris · ·13 Antworten

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    Eine Uhr in VHDL (für ein Basys-Board Xinlinx Spartan 3E 100TQ144) )

    Ich würde zunächst mit einem VHDL-Tutorial bzw. Buch anfangen! Mir hat VHDL-Synthese gut gefallen! derLars

    FPGA, VHDL & Co. ·VHDL-Noob · ·18 Antworten

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    Einsteigerfrage: EPCS4 auf EP2C5T144 Board läßt sich nicht programmieren

    Beschreiben von FPGAs zu verstehen. Egal, ob man mit dem Board am Ende wirklich etwas Sinnvolles anfangen kann. Auf der Webseite von Peter Sieg habe ich auch eine Emulation eines alten 6502 Basicrechners mit BAS Signal und PS/2 Tastatur gefunden. Das ist genau auf dem Cy2 Board realisiert. Meine erste

    FPGA, VHDL & Co. ·Rene V. · ·18 Antworten

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    INOUT immer im 'U' Zustand

    . Die zusammengesetzte lösung von euch aber schon. Zwar ist das auch eine Erkenntnis aber viel anfangen kann ich damit nicht. @ Lothar Deine Lösung mit dem CLK finde ich auch übersichtlicher aber wie schon gesagt, war es die Lösung von meinem Prof. Danke für eure Hilfe. Gruß Markus

    FPGA, VHDL & Co. ·Markus K. · ·18 Antworten

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    [VHDL] Status speichern

    garantiert (!!!!) keine Variable. Sicher nicht." Vielen Dank für die Hinweise. Kann ich als blutiger Anfänger gebrauchen! Hatte das "Gefühl" Variablen könnten manchmal praktisch sein. Warum sollte man diese nicht verwenden? Ich hätte dies also besser außerhalb des processes als Signal definiert? Mit dem

    FPGA, VHDL & Co. ·balou · ·18 Antworten

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    externes Sram und/oder FPGA auf Defekt prüfen

    ein Kurzschluß gegen 5V oder so). Jetzt habe ich weiter gemacht und lassen den Ramtest laufen. Anfangs ging der noch durch, jedoch jetzt bringt er Fehlermeldungen auf einigen Adressen. Nicht alle. So etwa die Hälfte. Ich habe das exakt gleiche Setup auch auf einem anderen Board und da funktioniert

    FPGA, VHDL & Co. ·Jens W. · ·18 Antworten

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    Mittelwertfilter

    recht lesenswerten http://www.mikrocontroller.net/topic/117630 Mit dem Fazit: Keine Variablen für Anfänger. ;-)

    FPGA, VHDL & Co. ·R. K. · ·22 Antworten

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    Welches Evaluation Board für Newbie

    Debugmöglichkeiten hat (LEDs, 7Segment Anzeigen), die relativ einfach in Betrieb zu nehmen sind und nem Anfänger dadurch das debuggen etwas erleichtern. Außerdem ists imho noch ziemlich günstig, für 99$ baut man selbst sowas wohl nicht zusammen. Zu überlegen wäre aber noch, ob man eine Version mit dem größeren

    ( die Version mit der Spartan3-1000 Variante kostet afaik 150$ bei Digilent, damit hat man als Anfänger wohl mehr als genug Resourcen frei, während der kleine Spartan eventuell doch etwas begrenzt), oder das Spartan 3E Board von Xilinx für 150$ (kleiners FPGA als das Spartan3 Board für 150, allerdings

    FPGA, VHDL & Co. ·Thomas L. · ·5 Antworten

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    Zeitkritisches Einsynchronisieren asynchroner Signale

    laufen zu lassen, das halte ich für verwegen. Das wird nicht ohne arge Einschränkungen gehen. Ein Anfänger schafft es ohne jede Mühe, ein High-End-FPGA zur lahmen Krücke zu machen. Ein kombinatorischer Teiler reicht da aus...

    FPGA, VHDL & Co. ·Jens Simon · ·25 Antworten

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    Bei Flankenerkennung Signal für einen Takt HIGH setzen

    Das Flip Flop würde ich dann mit der steigenden Flanke des valid > Signals setzen Es gibt (für Anfänger) nur 1 Takt im Design. Das ist idR. der, der aussen am CLK-Pin angeschlossen ist. > Ist die Umsetzung denn soweit i.O ? Vermutlich nicht. Jetzt sag erst mal, was du machen willst und worauf

    FPGA, VHDL & Co. ·quarks · ·17 Antworten

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    Anzahl Taktzyklen für Multiplikation

    Hallo Zusammen, ich bin Anfänger im Bereich FPGA/VHDL und habe eine Frage zu Multiplikationen von z.B. Integern. Wenn ich z.B. folgendes habe: [vhdl] process(i_clk) begin if rising_edge(i_clk) then

    FPGA, VHDL & Co. ·VHDL Newbie · ·17 Antworten

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    VHDL: case-Anwendung ohne clk

    kombinatorischer und sequentieller Logik? Wenn man VHDL2008 verwendet empfiehlt sich vor allem für Anfänger die Verwendung von process(all), damit man nicht in irgendeine falsche Denkweise verfällt. Hab schon Leute getroffen die haben den Code tatsächlich wie Software gelesen und mittels der Sensitivity-List

    FPGA, VHDL & Co. ·vhdl_quest · ·21 Antworten

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    DDR3-RAM Ab und zu Lesenfehler (Refresh?)

    1066er kann man laut Datasheet mit 7-7-7 betreiben, das sind dann ca 40 nsec Zugriffszeit. (bis zum Anfang des Bursts) Wieviel der Memorycontroller zusätzlich braucht kann allerdings nicht benatworten. Auch nicht wieviel bei der Synchronisation von deinem Controllertakt auf den Takt des Memorycontrollers

    FPGA, VHDL & Co. ·Christian Armbruster · ·21 Antworten

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    Performance Tuning: Fanout

    halt, dass FPGA-SW noch ca. 30 Jahre Entwicklungsvorsprung gegenüber Compilern aufholen muss. Noch Anfang der 90er ist der i860 trotz seiner für die damaligen Zeit wirklich wahnsinnigen FPU-Performance im HPC-Bereich gefloppt, weil die Compiler mit dem komplexen Befehlsscheduling für die vielen Pipelines

    FPGA, VHDL & Co. ·ich halt · ·15 Antworten

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    LIN Datenlogger implementieren

    Miss die Frequenz am Anfang und gut. da kommt hlhlhlhlhl. (0x55 oder 0xAA(?)) Das wirst Du hinbekommen! 1 durch das durch zwei ist deine Zeit in Sekunden, die du sampeln musst. Axelr. DG1RTO

    FPGA, VHDL & Co. ·Franz · ·15 Antworten

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    Addition und Subtraktion

    Flanke kommt soll es etwas tun, nämlich Q durchreichen Ja ich gebe zu ich bin noch ein ziemlicher Anfänger in Sachen VHDL aber ich übe ganz fleißig.

    FPGA, VHDL & Co. ·keinenPlan · ·15 Antworten

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    Suche Buch über ALGOs in FPGAs

    Algorithmen: Da kann ich dir leider nicht weiterhelfen. Intuitiv würde ich aber nicht auf HDL-Ebene anfangen, sondern eher eine Abstraktionsebene höher. Also irgendwie den Algorithmus beschreiben und dann einem Tool die Umsetzung nach VHDL/Verilog überlassen -- sei es nun Matlab, System-C, Stream-C, Handel-C

    FPGA, VHDL & Co. ·Sucher · ·15 Antworten

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    M25P16 Ansteuereung

    Anwendung anschaue, dann macht mein Code das selbe(bzw. ich weiss nicht bei welcher Flanke ich anfangen soll zu lesen, aber das würde die Bits im Ergebniss nur um eine Stelle verschieben) aber es geht nicht :(

    selbe hast du das Design schon mal simuliert? > bzw. ich weiss nicht bei welcher Flanke ich anfangen soll zu lesen Dazu gibt es das Datenblatt. Du kannst immer 2 deiner Zustände zusammenfassen, weil bei SPI nicht _zwischen_ den Flanken vom Takt etwas passiert, sondern _wegen_ (und damit an) den

    FPGA, VHDL & Co. ·Pat Rik · ·8 Antworten

  • Thread

    VGA - Fortsetzung

    Zeichen = 85 Zeichen = 1 komplette Zeile + 1 Wort), aber das letzte "o" wird nicht angezeigt (dafür am Anfang ein "H" mehr), in der zweiten Zeile wird kein "Hallo" angezeigt und unten am Bildschirm habe ich weiße Punkte (siehe Screenshot). Die Sourcen habe ich mal angehängt, da das sonst zu lang wird wenn

    FPGA, VHDL & Co. ·Kampi · ·60 Antworten

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    Shiften in VHDL.

    Als Anfänger komme ich hier ins schlingern, trotzdem danke. Gruss

    FPGA, VHDL & Co. ·peter · ·13 Antworten

  • Thread

    Wo Resolution in Modelsim einstellen?

    Auflösung verwendet, weil sonst die Simulation nicht anspringt (bleibt mit einer Fehlermeldung gleich am Anfang stehen).

    FPGA, VHDL & Co. ·Tom · ·13 Antworten

  • Thread

    Problem beim Auslesen eines internen Signals

    den Wert in der ersten Periode (Ende), speichere sich dann zwischen und in der zweiten Periode (Anfang) gebe ich Sie weiter um wieder Platz zu haben, den nächsten Datenstrom zu empfangen.

    hwrite; ctrl.hctrl <= '1'; -- case ahbsi.hprot is --irgendwann mal anfangen zu implementieren -- end case; if (gespeichert = '0') then speichern <= '1'; else speichern <= '0'; end if;

    FPGA, VHDL & Co. ·Torben · ·9 Antworten

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    Dev Board für nur eine Arbeit

    Monaten die ersten Schritte in Hardware machen zu > können. Du kannst doch gleich auf der Hardware anfangen. Dabei lernst du am meisten und du musst sowieso erst mal eine LED blinken lassen, usw. (Den Link daz hatte ich schon gepostet) Das ist heute genau gleich wie in ein paar Monaten. Und du wirst

    FPGA, VHDL & Co. ·Alter Falter · ·20 Antworten

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    FPGA's programmieren mittels open source software

    wieder die Kosten hochtreibt. Wer dem anderen was abgraben möchte, muss sich um Studenten und Anfänger bemühen und darf keine Hürden in den Weg stellen. Das Beispiel von Altera zeigt, dass der Weg funktioniert: Bei den jüngeren Entwicklern ist Altera genau so gut bekannt und bei kleinen Firmen, die

    FPGA, VHDL & Co. ·verilogfreund · ·20 Antworten

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    Zusammenfassung FPGA

    sitzen. Ich möchte hier ja auch nur einen Vorschlag machen, wie man die moderne Komplexität (am Anfang) herunterbrechen kann um bessere Verständlichkeit zu schaffen. Retorisch gefragt: Wer von euch würde z. B. einem Elektronikanfänger beim Erklären eines Kondensators gleich das Ersatzschaltbild mit

    FPGA, VHDL & Co. ·lmaxlck · ·20 Antworten

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    Xilinx MIG Artix7 im Blockdesign - was mache ich falsch?

    trotzdem ob ich hier schon einen Fehler im Design habe bevor ich das Messen an den kleinen Bauteilen anfange. Vielen Dank!

    FPGA, VHDL & Co. ·Gustl B. · ·20 Antworten

  • Thread

    Zähler hintereinander schalten

    tue ich mich noch etwas schwer. Aber vllt kannst du mir zum Beispiel sagen was genau ich damit anfangen kann: [vhdl] Timing Summary: --------------- Speed Grade: -3 Minimum period: 2.048ns (Maximum Frequency: 488.317MHz) Minimum input arrival time before clock: 2.335ns Maximum

    FPGA, VHDL & Co. ·Andi P. · ·16 Antworten

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    Toolchain für HDL Entwicklung

    Ich will mich seit langem mal wieder mit HDL beschäftigen. Mir geht es für den Anfang vor allem um die Simulation und Verifikation einfacher Designs für Testzwecke. VHDL würde ich bevorzugen, würde mich aber zur Not auch in Verilog einarbeiten. Ich rätsele jetzt, auf welche Toolchain

    FPGA, VHDL & Co. ·Tim  . · ·16 Antworten

  • Thread

    Scart RGB Synchronisation

    oder RGB des Scart-Kabels darstellen soll. Mein Problem ist nun, dass das Bild im RGB Modus am Anfang nach rechts ausschwenkt und dabei auch stark flimmert. Erst nach ein paar Zeilen fängt sich die Synchronisation, wobei das Flimmern immer noch präsent ist. Dazu kommen starke Unschärfen. Woran kann

    Andre Z. schrieb: > Mein Problem ist nun, dass das Bild im RGB Modus am Anfang nach rechts > ausschwenkt und dabei auch stark flimmert. Erst nach ein paar Zeilen > fängt sich die Synchronisation, wobei das Flimmern immer noch präsent > ist. Dazu kommen starke Unschärfen.

    FPGA, VHDL & Co. ·Andre Z. · ·6 Antworten

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    Xilinx/Avnet Spartan 3A Evaluation Kit von Trenz Electronic

    auf dem Avnet-Board. Ich wuerde aber auf jeden Fall erstmal mit ein Paar einfachen Projekten anfangen. Wenn du Signalverarbeitung machen willst kannst du die selben Algorithmen auch erstmal auf 1Msample anwenden... dafuer ist z.B. auf dem S3E SK schon ein AD-Wandler vorhanden. Was schnelleres kannst

    erstmal wie einfachen (langsamen) SRAM ansprechen. Von DDR SDRAM wie auf dem Spartan 3E würde ich als Anfänger die Finger lassen. Das klassische Spartan 3 Board von Digilent wäre vielleicht auch eine Überlegung wert. Dort ist schon mal schneller SRAM drauf der gut zu deinem Projekt passt. Falls du nicht

    FPGA, VHDL & Co. ·Thomas · ·6 Antworten

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    Lattice PLD Seminararbeitthema gesucht - ispLSI1016e

    erklärt, was so ein PLD macht und wie es aufgebaut ist? Denn das gehört zum Verständnis BEVOR du anfängst, mit ABEL irgendwas zu beschreiben..

    FPGA, VHDL & Co. ·Patrick · ·14 Antworten

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    Unterschied to downto

    einfach ein Vector der Laenge 0 raus? Richtig. Nur kann man damit irgendwie nichts Sinnvolles anfangen :-/ Freundlicherweise weist eine Warnung auf den Typo hin: [pre]Null range: 0 downto 3[/pre]

    FPGA, VHDL & Co. ·Sonke A. · ·14 Antworten

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    SPI Analyzer mit FPGA?

    Rohsignal sampeln soll. Werde das mal mit dem SR probieren :) Der Trigger hilft mir zwar den Anfang festzulegen aber er hilft nicht um das uninteressante das auf dem SPI zwischendurch passiert auszulassen. Oder habe ich da in OLS was falsch verstanden? Will möglichst viele Daten fürs TFT mitschneiden

    FPGA, VHDL & Co. ·Torben Kuhn · ·13 Antworten

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    kleinster von Vivado Design Suite unterstützer FPGA /FPGA-Board?

    10 FlipFlops? Nein, 6000*8 FFs = 48000 FFs. Nachgucken im DS180 ist nicht so dein Ding? Für Anfänger reicht das dicke.

    FPGA, VHDL & Co. ·Leif d. W. · ·13 Antworten

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    Imagesensor: LVDS-Daten mit Xilinx FPGA capturen

    schlechter werden und sich das Timing verschiebt, was man aber im FPGA mit entsprechenden Massnahmen anfangen kann, solange die einzelnen Augen jeweils gross genug sind und die Verkabelung / Verdrahtung zum Sensor das hergibt. Z.B. kann man einen high speed Sensor auf diese Weise gepulst auslesen und die

    FPGA, VHDL & Co. ·Full W. · ·23 Antworten

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    Projekt Ideen für eine Platine Entwicklung MC+FPGA

    vom Bedeutung da ich noch keine Erfahrung >damit gehabt hatte. Und da willst du mit einem BGA anfangen? Mutig . . . > Gibt's auch welche professionelle PCB Design >Umgebungen für Linux ? Eagle ist gut. Gibts auch für Linux. Andere auch. MFG Falk

    probieren willst, mach es. Nur so lernt man am besten. Mit einem FPGA+MC kannst du aber recht viel Anfangen. Die Logik und schnelle Aufgaben übernimmt der FPGA, der MC steuert diesen und gibt z.B. die Daten per USART an den PC weiter. Ein ausbaufähiger Logikanalysator wäre z.B. eine Idee, ein kleines

    FPGA, VHDL & Co. ·Jonathan Swift · ·5 Antworten

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    Basic Elements (Counters) In IP (Coregen) nicht vorhanden

    Ist die Foundation Version bei Dir 6 Monate lauffähig? Bei mir stand am Anfang etwas von 60 Tagen.

    FPGA, VHDL & Co. ·Hilel · ·12 Antworten

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    Latchs bei FSM

    Variablen? Die müssen eigentlich auch einen Default > bekommen. Ein Dauerbrenner, diese Variablen bei Anfängern: http://www.mikrocontroller.net/topic/117630#1057273

    FPGA, VHDL & Co. ·Manu · ·19 Antworten

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    Timer in CPLD mit µC konfigurieren, wie?

    nochmal 40-200 Flipflops braucht. Fazit: CPLDs taugen für sowas nicht. Oder man muss gleich am Anfang "herumtricksen". Und das ganz ohne Erfahrung, wie ein "richtiges" HDL-Design auszusehen hat. Joe F. schrieb im Beitrag #4910762: > Guck' dir vielleicht auch mal die ECP2 FPGAs von Lattice an, da

    FPGA, VHDL & Co. ·Schmidt · ·19 Antworten

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    Ethernet <-> PC Smartfusion2

    mich bisschen damit befassen. Im Moment ist es nur Hobby für mich :). Ich habe so wie du es am Anfang geschrieben hast zuerst mal mit UART ausprobiert. Damit kann ich jetzt auch Message von der SoftConsole auf die Console ausgeben. Jedoch würde ich gerne einen Wert in die Console schreiben und diesen

    FPGA, VHDL & Co. ·Chris · ·19 Antworten

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    Anfängerfrage zu Schieberegistern bzw. FFs

    bei FPGAs von Ingenieuren zur allseitigen Zufriedenheit gelöst sind) sollten wir hier noch nicht anfangen. Chris geht es um allergrundlegendste Grundlagen ;-)

    FPGA, VHDL & Co. ·Chris · ·19 Antworten

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    Altera Timequest signal als clock identifiziert

    Hi danke für eure Anregung. Ich habe bezüglich eurer Antworten ein paar Fragen um als Anfänger etwas Wissen ab zu stauben ;) 1. Ihr meint in der senstiv liste des Prozessen gehören nur CLK und RESET. Ist es nicht so, dass der Compiler (Syntesewerkzeug) eh alle gelesenen Signal nachträglich

    FPGA, VHDL & Co. ·MALGUCKEN · ·26 Antworten

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    Flow Simulation mit Lattice Diamond 2 und Active-HDL 9.1

    nur für die Simulation, in der die Testbench reinkommt. Die Dateien a) und b) würde ich für den Anfang zusammenlegen. In Deinem Fall brauchst Du für die Synthese a) und b). Falls Du Dein Gesamtsystem simulieren möchtest (und in aller Regel möchte man das), brauchst Du a), b) und c) für die Simulation

    LatticeAnfänger schrieb im Beitrag #2973778: > Eine Frage habe ich noch vergessen: > > 4) Ich habe z.B. eine Implementierung mit 2 Eingängen, 2 Ausgängen > und zig internen Signalen. In der Testbench sehe ich

    FPGA, VHDL & Co. ·LatticeAnfänger · ·3 Antworten

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    Multicoresystem auf FPGA

    Multiprozessor-Core-Prozessors auf FPGAs. > ASIPs und Co. werden idR auf FPGA ge-prototyped. Trotzdem würde /ich/ nicht anfangen, so ein Multi-FPGA-System zu entwickeln, um dann zu hoffen, dass das einer der Chiphersteller kauft... >> Prozessoren auf einem FPGA sind Ressourcenverschwendung. > Das suggeriert: Prozessoren

    FPGA, VHDL & Co. ·Andre · ·15 Antworten

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    Spartan 3e - ADC

    LED-Idee einmal umgesetzt. Die LEDs bleiben dunkel unabhängig davon welchen logischen Wert ich am Anfang für sie vorgebe. Scheinbar schickt der ADC nur logisch Null zum FPGA. Bitte helft mir noch etwas weiter. Ich bin ziemlich ratlos. Liebe Grüße Tobias

    FPGA, VHDL & Co. ·Tobi · ·15 Antworten

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    Testbenches/ucf

    WAS sollte/müsste/könnte da sinnvoll angegeben werden? Mach ein synchrones Design und gib für den Anfang nur mal deine Taktfrequenz vor. > Ein realistischer, aber schneller Takt würde die Synthese entsprechend > veranlassen, anders zu routen oder wie muss man sich das vorstellen? Ja, auf Kosten der

    Evtl. mußt du dann in P&R entsprechende Optimierungsvorgaben anpassen. Das sollte aber für einen Anfänger (noch) nicht nötig sein. Wenn du 50 MHz erreichen willst, dann gib 50 MHz ein. Wenn du das dann nicht erreichst, dann nimmst du die Statische Timinganalyse und siehst nach, in welchem Kombinatorikpfad

    FPGA, VHDL & Co. ·erschlagen · ·5 Antworten

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    Die coolsten FPGA Projekte und wo sind die Grenzen

    C64-Projekte in VHDL, die solche Spielchen wie Sprites und Genlock beherrschen, wo mit man viel anfangen konnte. >Wo sind die Grenzen Was Bastelprojekte angeht, ist es einfach eine Kostenfrage. Die FPGAs schreiten fort und es geht jedes Jahr ein bissl mehr.

    FPGA, VHDL & Co. ·Nyan Cat · ·13 Antworten

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    AXI Lizenz bei OpenSource IP Cores

    Angabe von Gründen jederzeit wieder > wegnehmen. Das würde ich pauschal nicht so akzeptieren. Am Anfang auf der Arm Seite steht nämlich das: "The AMBA protocol is an open standard, on-chip interconnect specification for the connection and management of functional blocks in a System-on-Chip (SoC)."

    FPGA, VHDL & Co. ·Johannes K. · ·13 Antworten

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    CPLD von XILINX über USB Programmieren?

    CPLDs einzuarbeiten. Dann gelich ein Programm schreiben das Befehle (mit denen ich noch nichts anfangen kann) auswertet währe wohl etwas heavy. Werde mir ertmal nen alten PC von nen Bekannten borgen, unddann über die Parallelschnistelle die Teile programmieren. Wenn das klappt denk ich nochmal

    FPGA, VHDL & Co. ·Christian Fasse · ·13 Antworten