Suchergebnisse für "anfänger"

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3013 Treffer für anfänger Suchergebnisse für "anfänger"

Relevanz Datum
  • Thread

    LVDS Ausgabe

    Danke für die schnelle Antwort, aber da ich Anfänger bin, komme ich jetzt auf die schnelle nicht drauf. Das kleine Testprogrogramm soll nur zur Ausgabe eines differentiellen Signals dienen, um damit den Umgang zu lernen. Es hat soll folgende Funktion

    FPGA, VHDL & Co. ·Hans Hirsch · ·12 Antworten

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    Cypress FX2LP Interrupt Problem

    Habs grad mal probiert, es bringt auch nix den Interrupt gleich am Anfang der Routine zu clearen...

    FPGA, VHDL & Co. ·Daniel · ·12 Antworten

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    Entwicklung eines RAM mit Interface - Probleme mit der Synthese/Impl.

    sollte das auch dein Ziel sein, keine Designs für > FPGAs zu bauen, die Latches benötigen. Nur Anfänger und Profis bauen Latches in ihr Design ein. Erstere aus Versehen und zweitere nur dann, wenn es unbedingt nötig ist. (**) Never ever die numeric_std und die Synopsys-Libs gelcihzeitig. Du wirst

    FPGA, VHDL & Co. ·Marcel · ·33 Antworten

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    Probleme mit Nexys 3

    meiner MEMCLK nutze ich eine Primitive (ODDR2). ...sonst würde dein Synthesetool auch das meckern anfangen... wie gesagt kritisch ist die Platzierung von Eingangs- und Ausgangs FFs. Die Synthesetools unterstützen Dich bei der Einhaltung der richtigen Timings (siehe Datenblatt deines Rams), Du musst Ihm

    FPGA, VHDL & Co. ·Alexander S. · ·16 Antworten

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    PWM Signal erzeugen

    Man implementiert einen Zähler. Am Anfang wird der Zähler auf 0 gesetzt und das PWM Signal geht auf '1'. Bei einem bestimmten Zählerstand wird das PWM Signal auf '0' zurückgesetzt. Bei einem weiteren bestimmten Zählerstand wird der Zähler

    FPGA, VHDL & Co. ·Milan Micheal · ·16 Antworten

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    FPGA basierendes System

    hätte ich vor 4 Jahre schon gebraucht :-) Das Video Setup ist also recht primitiv und wird nur am Anfang initialisiert (hier bei Sheriff): [avrasm] ;****************************** ;* ;* setupVideo ;* setupVideo movei r0,videoDefault ;source movei r1,UcTimer2Ctrl ;dest-1

    FPGA, VHDL & Co. ·Marten W. · ·24 Antworten

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    Wo gibt es CPLDs günstig ?

    könnt. Ich habe mir auch ein Starterboard angeschafft und will demnächst mit der Programmierung anfangen (auch CoolRunner) Grüße Steffen

    FPGA, VHDL & Co. ·Elektrofuzzi · ·11 Antworten

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    Spartan-3 Starter über USB-JTAG nachbauen?

    denke ich kaufe mir den Programmer und das Sparter 3E weil das etwas mehr drauf hat und ich sofort anfangen kann ohne die Komponenten wie dem LCD dranzubasteln. Den Programmer kann ic für zukünftige Boards verwenden Grüße alberto

    FPGA, VHDL & Co. ·alberto · ·14 Antworten

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    PWM und Delta Sigma mit FPGA

    Der Lothar hat recht, man kann noch was mit dem Signal anfangen. Allerdings will ich das Signal nicht wieder über RC Analogwandeln. Mit dem PWM Signal soll eher ein Buck Converter (Tiefsetzer) angesteuert werden , der dann eine Spannung moduliert, mit Hilfe des

    FPGA, VHDL & Co. ·Leo M. · ·14 Antworten

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    Taktrückgewinnung

    aufgrund verschiedener Faktoren eine 8B10B oder sonstige Kodierung nicht möglich ist und ich ja mal den Anfang finden muss. Außerdem laufen Sender und Empfänger völlig asynchron.

    FPGA, VHDL & Co. ·Fabian S. · ·14 Antworten

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    VIVADO HLS simulation in Modelsim PE

    lumpigen counter ins Laufen zu kriegen und schafft es nicht alleine. Davon ausgehend, dass es kein Anfänger ist, er denken und lesen kann und sicher auch schon Unterstützung vom Hersteller angefragt hat, scheint moderne FPGA-Programmierung doch insgesamt auf sehr tönernen Füssen stehen, muss ich feststellen

    counter ins Laufen zu kriegen und schafft es nicht > alleine. > > Davon ausgehend, dass es kein Anfänger ist, er denken und lesen kann und > sicher auch schon Unterstützung vom Hersteller angefragt hat, scheint > moderne FPGA-Programmierung doch insgesamt auf sehr tönernen Füssen > stehen, muss

    FPGA, VHDL & Co. ·Andy N. · ·5 Antworten

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    Implementierung eines Taktteilers

    Weißt du, wie ein Taktteiler funktioniert und wie er aufgebaut ist? Das wäre nämlich mal ein Anfang.

    FPGA, VHDL & Co. ·Ali Coban · ·13 Antworten

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    LED blinken FPGA

    Hi, ich habe seit paar Tage ein FPGA ED0 bekommen, ich möchte als Anfang ein LED blinken lassen. beim Kompileren kein Fehler, aber nach der Configuration bleibt der LED aus: LIBRARY ieee ; USE ieee.std_logic_1164.all; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL

    FPGA, VHDL & Co. ·Sabine M. · ·13 Antworten

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    Tipps für alternativen Editor für VHDL in Xilinx WEB ISE

    Hallo zusammen, ich arbeite mit der WEB ISE 8.1 und bin zwar FPGA Anfänger hab aber ein für meine Verhältnisse recht großes Projekt zu bewältigen. Bis jetzt ca. 30 VHDL Dateien ... Nun werden Änderungen die eingearbeitet werden müssen ( z.B. Ändern der Schnittstellendefinitionen

    FPGA, VHDL & Co. ·FPGA-Fragender · ·13 Antworten

  • Thread

    "Asynchroner Addierer" in Verilog (noob alert)

    Rechengeschwindigkeit, sondern auch die Genauigkeit resp. numerische Stabilität. Deshalb sollte man den Algo von Anfang mit den Operatoren und ressourcen programmieren die man auch auf der Zielhardware zur Verfügung und sich nicht daran orientieren wie man das auf PC-Hardware macht. Deshalb ist es IMHO nötig sich zu

    FPGA, VHDL & Co. ·Nick M. · ·17 Antworten

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    OS für Ultrascale

    Für die "kleinen" Module kommen ja die kurzen Erratas dann ja noch oben drauf. Ich war hier am anfang ein Gegner des ZYNQ Ultrascale+. Inzwischen hat das zu ist ganz interessant gewechselt und vielleicht heiße ich irgendwann sogar die Entscheidung gut. Für die RPU natürlich FreeRTOS, µC-OS2 (beide

    FPGA, VHDL & Co. ·Ika-Russe · ·17 Antworten

  • Thread

    Tastatur auswerten am DE1?

    anschließen und auswerten. Gibt es irgendwo schon ein Auswerteprogramm dafür oder muß ich da bei "0" anfangen. Danke. Gruss

    Auswerteprogramm dafür Programm? Ich dachte, du machst in VHDL? Seis drum. > oder muß ich da bei "0" anfangen. Du könntest bei Google mal "vhdl ps2 Tastatur" eingeben. Oder mal auf meiner HP nachschauen... BTW: PS2 wäre eine tolle einfache Schnittstelle, um /selber/ mal was zu machen...

    FPGA, VHDL & Co. ·Peter B. · ·4 Antworten

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    Typenkonvertierung in VHDL

    Aber selbst dann würde ich es, rein der > Vollständigkeit halber, drin lassen. Ich finde es für Anfänger/Einsteiger unübersichtlich bzw. unverständlich die Bibliothek defaultmäßig mit reinzunehmen. Alle einfachen Sachen (LED, Taster, Schieberegister, SPI) lassen sich auch ohne die herstellerspeziefische

    FPGA, VHDL & Co. ·Andre B. · ·20 Antworten

  • Thread

    Frequenz in FPGA messen

    treten bei diesem Abtasten keine Fehler auf. Der Referenz-Zähler tastet den Gray-Zähler am Anfang und am Ende einer Torzeit ab, die durch Zählen des Referenztakts bestimmt wird. Über die Differenz kann die Frequenz des gezählten Signals bestimmt werden. Gruss Markus

    FPGA, VHDL & Co. ·Jens Müller · ·15 Antworten

  • Thread

    FPGA zum Einstieg in Bildverarbeitung

    Speicherplatz. Nun das Ende. Für Bildbearbeitung würde ich nicht mehr unter einem Spartan6 anfangen. Doch nun das Traurige alle Evalboards von Xilinx für den Saprtan haben als externe Komponenten keine Einstiegscharakter. Das ist leider so, nur High End.

    FPGA, VHDL & Co. ·Tom · ·15 Antworten

  • Thread

    Variable vergleichen und Hysterese

    die Elektronik gelernt haben und dann zum PLD gekommen sind. Die "Neuen" die direkt in Software anfangen, haben überhaupt keinen Plan, was in der Elektronik passieren muss und lösen das rein abstrakt. Und: Zum "guten FPGA" gehört, daß das FPGA-spezifische- nämlich die digitale Taktung mit einbezogen

    FPGA, VHDL & Co. ·Mike · ·15 Antworten

  • Thread

    Dezimale Zahl auf 7-Segment

    Hallo ich bin noch ziemlicher Anfänger in sachen VHDL. Ich hab mal einen CODE geschrieben um Dezimale Werte, die ich über einen std_logic_vector bekomme, auf ein 7-Segment aus zu geben. Könnte das so funktionieren? [vhdl] LIBRARY

    nicht auf die architecture bezieht wäre mir nicht aufgefallen. Einen Ausgangsvektor wollte ich am Anfang auch schon machen, hab mir dann aber gedacht das ich es ohne Vektor übersichtlicher ist. Das ganze soll mal eine Uhr werden. Ist es da möglich die dezimal zu 7-Segment "Codewanlder" in einer Art

    FPGA, VHDL & Co. ·Lucky L. · ·6 Antworten

  • Thread

    linksshift Operator mit std_logic_vector

    Hallo Erstmal! Möcht gleich mal anfangs erwähnen, dass ich ein ziemlicher Anfänger bezüglich VHDL bin! aber nun zu meinem Problem: Ich habe folgendes definiert: PORT (Address: OUT std_logic_vector (15 downto 0) := X"0000")

    FPGA, VHDL & Co. ·Stefan · ·4 Antworten

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    Frequenzverdoppler in VHDL?

    draufgehen, bekommst hier schon nen Impuls von 3ns. Damit kann man zumindest im FPGA intern schon was anfangen.

    FPGA, VHDL & Co. ·Peterchen · ·13 Antworten

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    Frequenzteiler mit gal22V10

    wenn dann das CPLD keine Alternative ist ?!? Noch ein Wort zur Programmierung des CPLDs: für den Anfang genügt ein primitives Kabel für den Parallelport, welches von einem Programm, das Bestandteil des Webpacks ist, erkannt und angesteuert wird. Ich benutze das hier: http://warmcat.com/milksop/cheaptag.html

    FPGA, VHDL & Co. ·will wissen · ·13 Antworten

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    Problem bei VHDL-Klausur

    @FPGAküchle ja die blöden Fehlermeldungen wenns dann trotzdem läuft verwirren einen Anfänger total. Ich hab hauptsächlich bei for-Schleifen, wie wandle ich z. B. eine integer Zahl in nen Vektor um etc.

    FPGA, VHDL & Co. ·cpld · ·13 Antworten

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    UART selbst bauen

    Ablaufsteuerung realisiert man wie schon oben geschrieben mit einer Statemachine (FSM). Aller Anfang ist schwer und du bist auf dem richtigen Weg. Viele Grüße TobiFlex

    FPGA, VHDL & Co. ·Martin · ·13 Antworten

  • Thread

    ROM Laden

    ein intelhex file in ein dualfile umwandeln kann. mit diesem dualfile kann ich aber nicht viel anfangen, da der speicher mit einem *.coe file geladen werden muss. mit tricks und dem memorytool ist es möglich ein *.coe file über ein *.csv file zu erstellen. das problem ist nur das das memorytool

    FPGA, VHDL & Co. ·markus · ·13 Antworten

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    Unterschied zwischen übergabe nach Name und Übergabe nach Position

    4_BIT_VEKTOR, 2_BIT_PARITY : Zahl am Anfang ist iirc verboten portmap : braucht ein Leerzeichen.

    FPGA, VHDL & Co. ·Jele D. · ·16 Antworten

  • Thread

    Anbindung FPGA an USB2.0/3.0

    , Daten gehen verloren ? Eventuell SD-RAM dran pappen. Das ist aber in VHDL für mich als Anfänger vermutlich nicht so einfach. Oder doch? Cypress FX3 + Altera 10M08: + USB3 hat wohl das Problem mit dem Streaming nicht so sehr, FIFOs werden nicht gebraucht + FPGA Code per USB über FX3 Laden

    FPGA, VHDL & Co. ·Andreas Messer · ·19 Antworten

  • Thread

    Wie zwei Taktsignale in einem Prozess verarbeiten?

    1MHz-Takt gibt? Das wäre ein synchrones Design. Alles Andere wäre Käse (auf jeden Fall für einen Anfänger... ;-) Wenn du mehrere Takte hast, hast du ein asynchrones Design. Dann kann ich dir nur die Daumen drücken... :-(

    FPGA, VHDL & Co. ·Peterchen · ·22 Antworten

  • Thread

    Wie Spartan 3E mit JTAG konfigurieren?

    .- >http://embdev.net/topic/139121#new >XSVF-Player per FTDI Bitbang Damit kann ich nichts anfangen. In dem Zip ist eine nichtssagende Exe und die Posts sagen mir nichts. Gruß, Jochen

    FPGA, VHDL & Co. ·Jochen · ·12 Antworten

  • Thread

    FPGA Eval Board

    Programmer von Xilinx nennt sich Xilinx Jtag Cable 3. Kann ich damit in bezug auf das Board was anfangen? danke

    FPGA, VHDL & Co. ·joe · ·12 Antworten

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    Xilinx Webpack keine IP cores?

    Sind die cores für das Webpack (14.4 64bit) denn nicht dabei? Dann könnte man ja gar nichts damit anfangen oder? Vielen Dank für Eure Mühen!

    die cores für das Webpack (14.4 64bit) denn nicht dabei? Dann > könnte man ja gar nichts damit anfangen oder? xilinxnoob schrieb im Beitrag #2997109: > Distributed Memory Man kann solche simplen Komponenten auch einfacher und besser den Synthesizer machen lassen. Einfacher, weil man dann direkt aus

    FPGA, VHDL & Co. ·xilinxnoob · ·4 Antworten

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    Counter funktioniert nicht ISE11.1

    Hallo, bin VHDL Anfänger und möchte als als ersten Taktgesteuerten Process das übliche Blinklicht realisieren. Jedoch funktioniert dieser Beispielcode von Pollin im ISIm und in der realen hardware nicht! Könnte bitte

    geht. Danke noch mal für deine Hilfe! mfg Benedikt PS: Deine Homepage is super; für VHDL-Anfänger nur zu empfehlen!

    FPGA, VHDL & Co. ·Benedikt · ·4 Antworten

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    Z- Dioden Stempelung / Identifikation

    Richtige war - denn Google findet viel wenn man nach Datenblatt Zener Diode sucht...zu viel für einen Anfänger Also bitte wenn Ihr so nett seid erklären , und ein paar Praktische Tipps zum suchen von Datenblättern wären auch ganz toll Vielen Dank im Vorraus Kris

    ist leider jemand aus meinem Bekanntenkreis gestorben und ich hab das bekommen womit keiner was anfangen konnte -als Schüler ist das schon eine schöne Sache) da sind jedoch so viele verschiedene Dioden drin - meist einzeln das es mit Ausmessen ganz schön mühsam wird.... Ich habe gehofft dass es da irgendwo

    FPGA, VHDL & Co. ·KrasserAchmed · ·4 Antworten

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    Lattice Baustein Familie

    arbeiten. Dazu habe ich Diamond und den original Programmer. ich habe mir jetzt auch für den Anfang einen mini FPGA bestellt LCMXO2-256HC allerdings hat der ja 3,3 V. jetzt war ich auf der Seite von Lattice und wollte mich einmal informieren welche es mit TTL gibt aber da verlor ich komplett den

    Michael H. schrieb im Beitrag #5665545: > ich habe mir jetzt auch für den Anfang einen mini FPGA bestellt > LCMXO2-256HC allerdings hat der ja 3,3 V. Von aussen gesehen ja. Der läuft mit einer Single-supply von 2,5 bis 3,3 V. Intern gibt es in der HC Variante einen Spannungsregler

    FPGA, VHDL & Co. ·Michael H. · ·4 Antworten

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    Zwei Taktflanken synchronisieren

    Timingdiagramm. Zu den Grundlagen: In einem FPGA-Design hast du im Idealfall (und insbesondere als Anfänger) genau 1 Takt, der auf eine Flankenrichtung sensitiv ist. Das nennt man dann ein synchrones Design. Alles andere erfolgt z.B. wie in [[VHDL_Flankenerkennung]] beschrieben.

    . Es haben sich jedoch schon wieder andere Fragen aufgetan. Vielleicht könnt ihr mir da als Anfänger und Lernwilligen auch weiterhelfen. Ich will einen IC initialisieren (TEA 5880 TS FM-Empfänger). Dieser hat 3 Datenleitungen die für die Beschreibung notwendig sind (RW_ENABLE, DATA_TX und CLK).

    FPGA, VHDL & Co. ·chris · ·5 Antworten

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    Problem beim Synthesieren

    keine doppelten treiber da, sind ulogic und logic gleich. d.h. um auszuschliessen (und zwar von anfang an) das ich keine doppelten treiber einbaue, nehme ich ulogic. >Auch deine rule-of-thumb Regel wird in der Praxis nicht angewendet. Alle Welt verwendet std_logic. tja, ich jedenfalls will

    FPGA, VHDL & Co. ·VHDL-Rookie · ·14 Antworten

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    Xilinx synthetisiert nicht

    Beitrag #2044893: > Ich bin für jeden Tip dankbar! Regelmäßig das Forum hier lesen... Als Anfänger verwendet man *keine* Variablen und *keine* for-Schleifen. Versuch das mal ohne hinzubekommen. So wie Du es jetzt hast, wird das ein riesiger Klumpen Logik, der Deine Division in einem Takt fertig

    FPGA, VHDL & Co. ·Benjamin · ·14 Antworten

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    Case mit don't care

    Was die Synthese aus don't cares macht weiß ich nicht, aber der Simulator kann nichts damit anfangen, "-" ist einfach ein Zeichen wie 1 oder 0 oder X und wird nicht besonders ausgewertet. Fazit: nicht für Vergleiche verwenden. std_match ist eine Alternative, geht aber nur bei if, nicht bei case.

    FPGA, VHDL & Co. ·Thomas Pototschnig · ·14 Antworten

  • Thread

    UART-Empfänger verliert Sync

    langsamer). Die Unterschiede summieren sich und beim Stopbit hängt man irgendwo im Bit, von ganz am Anfang bis ganz am Ende. Deshalb sollte man nach samplen des Stopbits sofort wieder in den "Warten-auf-Startbit-Flanke"-Zustand wechseln - da noch zu warten ist kontraproduktiv.

    FPGA, VHDL & Co. ·S. R. · ·14 Antworten

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    Lattice Diamond / IPexpress

    vhd-Dateien angezeigt - vermutlich kann der Aldec-HDL-Simulator dann doch nichts mit den .ipx-Dateien anfangen? Thx

    Danke Rainer - ich wollte mir einigermaßen sicher sein, dass der Simulator nichts mit dem .ipx-File anfangen kann (welches potenziell eine genauere Simulation ermöglichen könnte?).

    FPGA, VHDL & Co. ·U.G. L. · ·4 Antworten

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    Frage zu "Maximum Frequency"

    Stimmt, sowas wie kryptische Umbenennung durch Optimierung des Synthesetools kann eh nur den Anfängern passieren die nicht jede LUT per hand instanziieren nach dem sie per Karnaugh selbst optimiert haben...

    FPGA, VHDL & Co. ·Cihan Kalayci · ·21 Antworten

  • Thread

    FPGAs grafisch programmieren - eine Analyse

    hat die Sprache C mehre Abstarktionsebenen. Das ist von C - C++. Das ist das eine was fehlt. Der Anfang ist [vhdl] record [/vhdl]. Damit kann man Busse schaffen. Und muss nicht jedes signal einzeln verdrahten. Als Zweites fehlen die Libs, die für jeden C-Compiler mittlerweile selbstverständlich

    FPGA, VHDL & Co. ·Oliver Wachter · ·21 Antworten

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    Displaysteuerung mit XC9572

    daran lässt es sich einfach > besser messen). Ich würde generell erstmal mit einem kleinen TFT anfangen (320x240 bis max 640x480.) Die 65MHz Datenrate für ein 1024x768 TFT muss man erstmal irgendwo hernehmen. Ein (DDR) SDRAM ist bei sowas dann schon alleine von der Größe her empfehlenswert.

    FPGA, VHDL & Co. ·Grobi · ·18 Antworten

  • Thread

    [VHDL] Aufruf einer Prozedur mit konstanten Signalen

    Immer langsam mit den jungen Pferden! Nur weil eine Sprache nicht auf Anhieb das macht, das eine Anfänger im Kopf hat, heißt das noch lange nicht dass sie unklug definiert ist. Da habe sich ein paar gescheitere Leute als wir den Kopf zerbrochen, aber sie hatten andere Prioritäten als Du. Soll jetzt

    FPGA, VHDL & Co. ·Klaus · ·15 Antworten

  • Thread

    Latch bei Berechnung mittels FSM

    hier *bedanken* ! Macht den Einstieg erheblich einfacher und effizienter. Freut mich sehr, dass Anfänger hier so nett und kompetent geholfen wird!

    FPGA, VHDL & Co. ·Martina M. · ·15 Antworten

  • Thread

    Multiple Clock

    wären die Signale run und counter betroffen). D.h. die folgende Logik kann mit dem Signal nichts anfangen. Durch Eintakten / Einsynchronisieren kann man die Wahrscheinlichkeit für das Auftreten eines metastabilen Zustands verringern. Ist es denn arg tragisch, wenn Dein erzeugter Puls nicht nur einen

    FPGA, VHDL & Co. ·Micha · ·12 Antworten

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    inkompatible Komponenten in meinem Desgin

    selber ein: du musst nicht immer erst den einen Zyklus fertig machen und erst dann den Nächsten anfangen. Du kannst mit dem letzten Takt schon die Daten für den nächsten Zyklus an das Schieberegister anlegen. Dann hast du, auch wenn du die Daten wie in meinem Codeschnipsel einfach synchron übernimmst

    selber ein: du musst nicht immer erst den einen > Zyklus fertig machen und erst dann den Nächsten anfangen. Du kannst mit > dem letzten Takt schon die Daten für den nächsten Zyklus an das > Schieberegister anlegen. Dann hast du, auch wenn du die Daten wie in > meinem Codeschnipsel einfach synchron übernimmst

    FPGA, VHDL & Co. ·sergej · ·6 Antworten