Suchergebnisse für "anfaenger"

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3013 Treffer für anfaenger Suchergebnisse für "anfaenger"

Relevanz Datum
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    WS2812B mit FPGA

    3. Semester VHDL, neben Python und C und sehen einfach die > Unterschiede nicht. Um es dem Anfänger zu verklickern, was VDHL-Programmieren ist, verwende ich gerne das Beispiel einer Arbeitsanweisung. Früher zu ABEL- und Genrad-Zeiten war das nur eine einfache Vorschrift für einen virtuellen Layouter

    Ergebnis entzieht sich damit immer mehr der Betrachtung durch den "Programmierer", Wer da von Anfang an dabei war, der sieht diese Ebenen und kann damit umgehen und die entsprechenden Schritte einordnen. Man kann bis zu einem gewissen Punkt auch entscheiden, welche Abstraktionsebene der Beschreibung

    FPGA, VHDL & Co. ·Mathias · ·6 Antworten

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    Retriggerbares Treppenlicht - VHDL

    Hallo, ich bin leider noch ein ziemlicher Anfänger im VHDL-Bereich. Ich hab ein paar Fragen und hoffe, dass ihr mir vielleicht helfen könntet. Nun zu meinen Fragen: Könnte mir jemand die Aufgabe in simplen Worten erklären und eventuell auch noch

    malen. Und dann *beschreibst* du diese Hardware mit der *HardwareBESCHREIBUNGssprache* VHDL. Mach am Anfang ein einfaches Blinklicht: http://www.lothar-miller.de/s9y/archives/80-Hello-World!.html Wenn du das kannst, musst du noch einen Taster und die Schalter für die Leuchtdauer einlesen und hast dann

    FPGA, VHDL & Co. ·Ümeyir G. · ·6 Antworten

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    böser code oder passt es?

    passt. Wenn das ganze mal lauft, sag ich Bescheid... Wird aber noch dauern bis ich richtig anfangen werde. Zuerst noch ein paar kleine Übungsbeispiele, damit ich es kapier... Mahlzeit!

    FPGA, VHDL & Co. ·Max · ·23 Antworten

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    ENTITY und COMPONENT in VHDL

    übersetzen würde...Lothar?) per Konfiguration die HDL für die entsprechende Architektur ausspucken. Anfangs kosten diese Test-Transfers etwas Zeit, und ein Bug trat schon mal auf (in einer kniffligen Arithmetik-Sache). Die ganze Sache hat sich aber schon nach wenigen Monaten amortisiert, in VHDL wäre das

    FPGA, VHDL & Co. ·S. R. · ·23 Antworten

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    Metavalue detected, returning 0 ?

    (Shit happens). Ich verstehe die Fehlermeldung nicht. Warum tritt diese auf und warum besteht anfangs zwischen data_in und data_out eine Differenz von eins, später von zwei ? Ab wievielen Zeilen sollte man den Dateianhang verwenden ? Dank euch

    bei Dir der Fall, da Du die Read-Adresse per default auf 0 setzt und auch dort mit Schreiben anfängst. Wenn Du im state idle z.B. address = 1 setzt dürfte die TB aber schon im übernächsten clock mit Fehler abbrechen. Vielleicht ist das auch ein Grund für die merkwürdige Verschiebung ?!

    FPGA, VHDL & Co. ·Hans-Werner · ·4 Antworten

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    NEORV32 auf Spartan3

    neo430 und zpung benötigen sehr wenig Programmspeicher. Ist allerdings recht linuxlastig und für Anfänger nicht zu empfehlen.

    und > zpung benötigen sehr wenig Programmspeicher. > Ist allerdings recht linuxlastig und für Anfänger nicht zu empfehlen. Ich brauche aber auch den C++ Compiler

    FPGA, VHDL & Co. ·Jonas H. · ·4 Antworten

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    FPGA - VHDL - durch TAKT umschalten

    Nun habe ich das elsif gegen if ersetzt. Der Reset tritt nur ganz kurz am Anfang auf und "Resetet" mir alles. Die jetzige Simulation setzt mir die nach dem Reset die Ausgänge (WR und CS) auf 0, nach dem ersten "naechste" Takt sind jedoch die Ausgänge ständig "undefiniert"

    FPGA, VHDL & Co. ·Vi-ta-lee U. · ·13 Antworten

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    Spartan 3E XC3S500E Konfigurationsdatei

    Impact auch direkt ein bin-File erzeugen. Da muss nichts mehr gefiltert werden. Außerdem steht am Anfang des FPGA-Files ein Pattern, das als Start-Signal dient. Daten vorher werden vom FPGA während der Konfiguration ignoriert! Der Header sollte also nicht störend wirken!

    FPGA, VHDL & Co. ·Pat Rik · ·13 Antworten

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    komponent in vhdl

    die auf ein FPGA abgebildet werden sollen, sind mit Vorsicht zu geniessen (besonders, wenn von Anfängern programmiert...).

    FPGA, VHDL & Co. ·Dong Wang · ·11 Antworten

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    Realisierung des MJPEG-Decoder auf FPGA (softwarebasiert)

    einem FPGA implementiert > sind, ist relativ egal. So verstehe ich es auch. Ich habe mich von Anfang an mit C und JPEG-Standard gründlich beschäftigt, um die Softwarelösung zu erarbeiten und natürlich das Xilinx-ML507-Board mit EDK noch kennen gelernt. > Viel wichtiger sind die klassischen Fragen

    FPGA, VHDL & Co. ·Nohchi Vu · ·17 Antworten

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    DDFS 30 MHz mit 100 MHz FPGA clock

    ich waehrend der Synchronisationsphase genau auf die IF von 500 KHz kommen moechte, jedoch aber anfangs die Frequenz nicht genau passen wird, moechte ich diese mit dem DDFS des FPGA selbstjutierend korriegen. Heisst, mit dem FPGA ueberpruefe ich mittels Frequenzzaehler wie die Frequenz am MixerAusgang

    FPGA, VHDL & Co. ·LilaLauneBart · ·17 Antworten

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    Drehrichtungserkennung

    Zähler auf wert für 100 ms signal counta : integer range 0 to t10hz_a :=0; --setzte Zähler Anfang auf 0 signal clkout: std_logic:='0'; --Setze Ausgangssignal auf 0 signal freigabetimer : std_logic:='0'; --Setzte freigabe auf 0 signal t10hzab : std_logic:='0'; signal impulsa:std_logic

    signal ausgabeb: std_logic:='0'; signal countb : integer range 0 to t10hzb :=0; --setzte Zähler Anfang auf 0 signal clkoutb: std_logic:='0'; --Setze Ausgangssignal auf 0 signal freigabetimerb : std_logic:='0'; --Setzte freigabe auf 0 signal takt10hzb : std_logic; signal b_out: std_logic

    FPGA, VHDL & Co. ·Jack D. · ·6 Antworten

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    variabler Zugriff auf Array Elemente in Verilog

    (4 downto 1); c <= stage0; [/vhdl] Beim Profi-Shifter kannst du jetzt recht simpel damit anfangen die einzelnen Stufen zu registern.

    FPGA, VHDL & Co. ·gunni · ·14 Antworten

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    Links schieben geht nicht, warum?

    25.000.000 dahingehend, dass ein GENERIC in die entity uebergeben wird. (Wahlweise ums fuer den Anfang einfacher zu machen, definiere da oben bei den Signalen eine 'constant hugo : positive := 25.000.000'. Dann die integer-signal-deklaration mit 'range 0 to $GENERIC-1' und die if-Abfrage mit z.B. '<

    FPGA, VHDL & Co. ·peter · ·14 Antworten

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    VHDL vs. Verliog

    langen, bis jetzt verlor ich den Spaß an der Geschichte immer nach ein paar Tagen, wenn ich mit VHDL anfangen wollte, weil mir die Sprache einfach nicht liegt. Warum auch immer^^ Jetzt Habe ich vor kurzem dieses Tutorial für Verilog gefunden: http://www.asic-world.com/verilog/veritut.html Das Tutorial

    FPGA, VHDL & Co. ·Sebastian · ·14 Antworten

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    2er Komplement

    Kannst du vielleicht deinen Code mal posten? Oder ist das .txt File ganz am Anfang der Code, kann da leider nichts von einem 2er Komplement finden. Wäre auch sehr nett, wenn du das nicht als .txt File sondern VHDL konform postest.

    FPGA, VHDL & Co. ·Fred Heidinger · ·12 Antworten

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    Signed / Std Logic

    Im Moment komme ich nicht an meinen eigenen Code ran. Es reicht ja auch aus, wenn du's mir (Anfänger) verständlich erklärst: Also Input-Signale habe ich als SIGNED-Signale und STD_LOGIC-Signale. SIGNED arbeiten doch im 2er Komplement. STD_LOGIC hingegen sollten die positiven Werte darstellen und

    FPGA, VHDL & Co. ·Mark · ·12 Antworten

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    CORDIC in VHDL

    Der Name von RST ist unglücklich gewählt. Es ist besser "load" für diese Signal geeignet. An Anfang des Prozesse prüfst du in welchen Quadranten dein Winkel liegt. Da sehe ich nur drei Quadranten. Es gibt aber vier Quadranten. Was ist mit dem Fall -1+j0? Für das Schieben gibt es seit VHDL-93 die

    FPGA, VHDL & Co. ·Benedict · ·35 Antworten

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    Frage zur maximalen Auslastung eines FPGA

    Thermik kann immer zum Problem werden, also mit Wachsen des designs regelmäßig überprüfen und von anfang an gegenmassnahmen für ein worst case szenario einplanen (Platz für Lüfter/heat sink einrechnen, Stromsparmöglichkeiten identifizieren). MfG,

    FPGA, VHDL & Co. ·Norbert · ·15 Antworten

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    Process - Idiotenfrage

    weiss was man tut kann man auch andere Signale auf 'event abfragen (z.B. ripple counter). Als Anfänger solltest du nur ein Signal auf Flanke ('event) testen, und da ist der Takt.

    FPGA, VHDL & Co. ·Thomas L. · ·19 Antworten

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    Event Counter funktioniert nur in der Simulation

    festgestellt werden, wiviele Impulse in einer definierten Zeit angekommen sind. Ich werde mal anfangen, die asynchronen Signale einzutakten und dann den Zähler neu konstruieren.

    FPGA, VHDL & Co. ·Markus · ·19 Antworten

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    Prüfen ob Wert teil eines LFSR

    bzw. "irreducible and primitive polynom" falls du was mit PASCAL Code anfangen kannst hier mein Source: Gruß Hagen [code] { follow procedures create and check suitable Polynoms for above Linear Feedback Shift Registers. Such polynoms must be primitive, irreducible

    FPGA, VHDL & Co. ·Vincent Hamp · ·24 Antworten

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    VHDL Signalgenerator

    mehrere Pulse aufeinanderfolgen, das Signal nur aus den Werten vom LUT2 zusammengebaut wird und nur am Anfang bzw. Ende die Werte aus LTU1 verwendet werden. Danke für Eure Hilfe Gruß Daniel

    Pulse > aufeinanderfolgen, das Signal nur aus den Werten vom LUT2 zusammengebaut > wird und nur am Anfang bzw. Ende die Werte aus LTU1 verwendet werden. Für mich ist hier 1 LUT ausreichend, weil das Signal offenbar punktsymmetrisch zum Nullpunkt ist. > Nun zu meinem Problem: > 1) Wie muss ich die

    FPGA, VHDL & Co. ·Daniel Hinz · ·4 Antworten

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    Speichermenge CPLD?

    seh ich mir diesen FPGA mal näher an. P.S.: Deine Seite ist wirklich hilfreich für mich als VHDL Anfänger :-), ist ne gute Ergänzung zu dem Buch, das ich gerade lese: "VHDL 101 Everything you need to know to get started" von William Kafig

    FPGA, VHDL & Co. ·Yves E. · ·16 Antworten

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    Warum Prozessoren haben verschidene Frequenzen?

    zuverlässiger. Nur ist der Druck bei PC-Prozessoren so gross, dass man zu diesem Zeitpunkt schon am Anfang der nächsten Fab-Technik steht. Zu diesem Zeitpunkt sind dann sehr viele hergestellte Exemplare im oberen Bereich der Frequenzskala angesiedelt. Nun werden viele davon runtergestuft und als langsame

    FPGA, VHDL & Co. ·Jonathan Swift · ·12 Antworten

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    AD Wandler AD9876

    PC) arbeiten soll. Die Register im AD9876 werden im VHDL-Code nicht initialisiert, das muß am Anfang einmal geschehen. Gibt es noch keinen weiteren Code dazu, das sieht nach einer Diplomarbeit oder Studienarbeit aus, da müßte doch mindestens ein experimenteller Nachweis der Funktion mitgeliefert

    FPGA, VHDL & Co. ·WRZ · ·12 Antworten

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    VGA (Framebuffer)

    anstehen. Wie das Verwaltet wird überdenke ich später dann. Und erstes zwischenziel der ganz am Anfang empfohlene textmodus wo nur Zeichen angezeigt werden können die ich entspannt ohne externes RAM angehen werde. Leider leider gibt es ja von altera derzeit überhaupt keine Boards am Markt sonst würde

    FPGA, VHDL & Co. ·Julian · ·21 Antworten

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    xilinx: 10gmac+xaui core

    <----< [/c] status_vector[7:0]und debug[5:0] passen genau zu der XAUI Testbench. Bereits am Anfang sollte auf xgmii_rx schon 0x0100009c0100009c erscheinen. Bis der XAUI RX betriebsbereit ist und XAUI richtig übersetzt. Habe die 10GMAC Testbench noch so umgeändert, dass der Pattern Generator immer

    mit rx verbunden. Und obwohl > dort ein XGMII-tx-pattern-generator Daten an den XAUI sendet ( am Anfang > idle 0x07), funktioniert der loopback damit auch nicht. Doch der funktioniert habe ich noch mal getestet.

    FPGA, VHDL & Co. ·enaab · ·2 Antworten

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    Core-Komponenten durch Register entkoppeln?

    es bringt nix, ansosnten *kann* es helfen ein Register vor und nach Float divider einzubauen (am Anfang und ende bringts nicht so viel bzw sizt da eh meist noch ein Register wenn du es mit anderer getakteter Logik verwindest).

    am Eingang haben. Ich habe irgendwo mal gelesen, dass man "an bestimmten Stellen" (ich glaube an Anfang und Ende eines Moduls) Register plazieren sollte, um die Synthesewerkzeuge bei der Ermittlung des maximalen Taktes zu unterstützen. Weiß nur leider nicht mehr was da genau stand... :-(

    FPGA, VHDL & Co. ·dito · ·4 Antworten

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    FPGA(Routing and Simulation)

    schon).Weißt jemand wie kann man mit sowas umgehen oder muss ich direkt mit Hadrware Simulation anfangen zu prüfen?? Hardwaresimulation kann ich momentan nicht,weil ich kein Board habe und ich will nicht lange warten. Für jeden Tipp oder Hinweis bin ich sehr Dankbar. mfg

    werden kann oder nicht. siehe [[UCF-Dateien]] > oder muss ich direkt mit Hadrware Simulation anfangen zu >prüfen?? Nein. > Hardwaresimulation kann ich momentan nicht,weil ich kein Board habe und >ich will nicht lange warten. Das wäre auch keine Simulation sondern ein realer Test. MFg

    FPGA, VHDL & Co. ·vhdler · ·4 Antworten

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    PLL für Spartan Board

    Materie ein "wenig" auskenne und deine Formulierungen stark vermuten lassen, dass du ein ziemlicher Anfänger bist. > Dieser PLL ist ein Baustein >mit einem EEPROM. Dort kann man per Software unterschiedliche Teiler >vorgeben. Dann erzeugt der PLL 3 Takte die alle in Phase sind. Mit dem >DCM kann ich

    Na na So ein Anfänger bin ich auch nicht :-) Ich habe ja schon einen Quarz bestellt der ein vielfaches der benötigten Frequenz besitzt. Nur hat der oben vorgestellte Baustein auch andere Vorteile. Ich steuer einen AD-Wandler

    FPGA, VHDL & Co. ·Sebastian · ·4 Antworten

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    FPGA Einstieg mit günstigen Board (NEW FPGA STARTER Altera FPGA EP1C3T100 Development Learning Boar)

    hat, dann kann man sogar halbwegs mit arbeiten. Aber Spaß macht das nicht. Vor allem wenn man als Anfänger verzweifelt einen Fehler sucht, alles korrekt ist und nach einem Neustart vom Diamond alles wieder funzt. Lattice hat einen schönen Vorteil gegenüber den anderen, dass das Konfigurationsflash schon

    FPGA, VHDL & Co. ·Pindrei P. · ·13 Antworten

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    wait until synthetisierbar

    Beschreibungsarten zugleich bewertet worden: a) die 1-Prozess-Schreibweise mit einem wait until ganz am Anfang und b) der "dauerlaufende" Prozess mit mehreren wait, der eigentlich nur ein Bitmuster ausgeben kann.

    FPGA, VHDL & Co. ·frage · ·13 Antworten

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    Ansteuerung von SRAM

    Soll ich Dir noch etwa die fertige Lösung hier reintippen? Was mir auffällt ist, daß sich viele Anfänger mit ihren Projekten übernehmen, das Zeug dann frustriert in die Ecke schmeißen und sagen: "Alles Scheiße, viel zu kompliziert". Fangt doch mal klein an! Thomas, was ist denn nun. Hast Du das schon

    FPGA, VHDL & Co. ·Tobias Danz · ·13 Antworten

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    unsigned => hex

    du neu auf dem Gebiet der Hardwarebeschreibung bist, dann vergiss mal zwischendurch (so etwa bis Anfang 2010) die Keywords /function/ und /procedure/. Das sind in der /Beschreibungssprache VHDL/ ganz andere Syntaxelemente als in der /Programmiersprache C/. Und die machen daher auch ganz was anderes.

    Signale. Das ist ein ernstgemeinter Tipp, kein Witz. Du stehst noch wesentlich weiter vorne am Anfang, als du selber meinst ;-)

    FPGA, VHDL & Co. ·Gast · ·5 Antworten

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    Dringend Hilfe gesucht - XC9572xl

    @ Pete Konze (pete80) Für den Anfang OK, wenn gleich sehr aufwändig. Die Umschaltung der verschiedenen Modi ist auch nur ein Case Konstukt. Oder mit mehreren If then. MFG Falk

    einfacher, da gibt es nur die 2Hz. Allerdings kommt die Multiplex-Ansteuerung dazu. Für einen blutigen Anfänger durchaus anspruchsvolle Aufgaben... :-/

    FPGA, VHDL & Co. ·Pete Konze · ·8 Antworten

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    Einstiegshilfe ProASIC3

    .. Ich habe mich nun einige Zeit mit dem A3PE-Starter-Kit beschäftigt und stehe immer noch am Anfang: Ich kann mit dem FlashPro4 die Device_Info auslesen, aber Programmieren bricht immer ab mit der Meldung: "Error: programmer '07932' : Executing action PROGRAM FAILED, EXIT 11, refer to FlashPro online

    FPGA, VHDL & Co. ·Johannes Knauss · ·11 Antworten

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    FPGA- Mikrocontroller

    To Manuel Ja ich hab in den FPGA Speicherzellen Programmiert(von mir).Ich bin anfänger, wie könnte diese Schnittstelle aussehen? Gruss Jakob

    FPGA, VHDL & Co. ·Jakob. B · ·11 Antworten

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    FPGA fuer die es Open Source Toolchains gibt

    Verilog (www.icarus.com) hat zumindestens einen Syntheziser fuer die Virtex Familie. Was man dait anfangen kann, ist aber ein anderes Blatt.

    FPGA, VHDL & Co. ·topos · ·14 Antworten

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    USB Device an FPGA oder mc

    Hallo Zusammen, ich habe folgendes Problem und weiss noch nicht wie ich das überhaupt anfangen kann zu lösen. Ich will eine GSM Engine wie z.B. (Siemens HC 25, oder Telit) an einen FPGA anschliessen. http://www.telit.com/en/products/umts-hsdpa.php?p_id=14&p_ac=show&p=13 Die Engines sind

    FPGA, VHDL & Co. ·Woko · ·14 Antworten

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    VHDL - Takt für verschiedene CPU-Komponenten verzögern

    gabelt sich ne Pipe oder es gibt mehrere vernetzte Instanzen davon, das wär etwas kompliziert fürn Anfang.. Das Ding mit der dreckigen Wäsche aus dem obigen Link beschreibt's eigentlich recht nett. Oder die Heinzelmännchen, die den Eimer weiterreichen..

    FPGA, VHDL & Co. ·Max MMM · ·25 Antworten

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    Möglichkeiten um Kamerastream zu kodieren

    die Aufgabe diese Module miteinander zu verheiraten. Wie seht ihr da den Aufwand für einen FPGA-Anfänger? Oder kann man das mehr oder weniger in den FPGA IDEs "zusammenklicken" :| ? Wie gesagt, ich habe keine Vorstellung... II. Es gibt ja auch kostenlose IP-cores. Wie findet man diese, insbesondere

    FPGA, VHDL & Co. ·Ralf · ·25 Antworten

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    Anfängerfragen zu SoftCores

    sein... keiner was was er will... und genug Klugscheißerei, ich will hier keinen Glaubenskrieg anfangen. SDRAM und Ethernet in FPGA werden i.d.R nicht an einem Prozessor genutzt, weil i.d.R viel zu langsam.

    FPGA, VHDL & Co. ·Ulrich S. · ·12 Antworten

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    Anfängerfrage zu ISE

    wird - wie auch hier[1] - aus einem asynchronen Reset ein synchroner Reset gemacht. Was für den Anfänger nun übersichtlicher ist, ich weiß es auch nicht. Ich finde nur die vielen if/else/endif (reset, rising_edge) schwerer zu lesen. Rick [1] http://www.xilinx.com/xlnx/xweb/xil_tx_display.jsp?

    FPGA, VHDL & Co. ·Otto Richter · ·12 Antworten

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    VHDL Instanziierung

    stimmt :) sorry dafür. wichtig ist nur, dass irgendwie das 2.Bild entsteht. Da stimmen bei meinen Anfänger sein bestimmt noch Einige Sachen nicht. Cool wäre, wenn ich halt ein so ein Block erstellen und den bis zu 32 mal instanziieren könnte, aber eben, dass bei allem Blöcken der EN und DATA Port gleichgeschaltet

    FPGA, VHDL & Co. ·Thomas D. · ·15 Antworten

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    .ucf LED Parameter

    Miller schrieb im Beitrag #2908887: > Oder warum werden Handbücher wohl geschrieben? Für einen Anfänger, der nicht weiß, wonach er suchen soll, sind die meiner Meinung nach zu überladen. olpo schrieb im Beitrag #2908841: > Also, es geht um die hier. > Net LED_GPIO_IO_pin<0> LOC = G16 | IOSTANDARD

    Dussel schrieb im Beitrag #2909237: > Für einen Anfänger, der nicht weiß, wonach er suchen soll Ich hätte da mal die Stichworte: IOSTANDARD LVCMOS25 PULLDOWN SLEW SLOW DRIVE Dussel schrieb im Beitrag #2909237: > Drei kann ich dir, glaube

    FPGA, VHDL & Co. ·olpo · ·4 Antworten

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    Einsteigerproblem: Ersatz für "Testbench Waveform Editor" in ISE11

    Moment in das weite Feld FPGAs einzuarbeiten, stehe allerdings noch völlig (ja, wirklich völlig) am Anfang. Ich besitze mittlerweile ein Nexys2-Board, mit dem ich soweit auch sehr zufrieden bin. Dazu habe ich die Xilinx ISE 11 installiert, womit ich im Moment auf Grundlage des Buches "Circuit design with

    das weiterhilft, ich werde es versuchen. Ansonsten denke ich ernsthaft darüber nach, für den Anfang ISE 10.1 zu installieren. Auf diese Weise könnte ich die Beispiele direkt nachkochen, das macht den Einstieg schon leichter, denke ich. Hat jemand ISE 10.1 schonmal parallel zu 11 installiert? Geht

    FPGA, VHDL & Co. ·Max · ·2 Antworten

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    4k HDMI in auf Xilinx Framebuffer

    Du kannst auch erstmal mit einer passenden HDMI FMC Karte anfangen: https://www.digikey.de/product-detail/de/terasic-inc/P0431/P0431-ND/7044109 und die HDMI Cores evaluieren. Die 15000€ fuer den Core koennten sich evtl. mit 2 Fragen ziemlich schnell relativieren

    FPGA, VHDL & Co. ·Joachim S. · ·22 Antworten

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    JPEG hardware encoder

    Es muss ca. 10 fach parallel gerechnet werden. Mit dem Spartan 3 würde ich hier nicht mehr anfangen. Ich habe mich mit dem Thema auch mal beschaftigt und mich gefragt wie man eine optimale Huffman Tabelle bekommt? Alle benutzen eine feste Huffmantabelle.

    FPGA, VHDL & Co. ·videolaner · ·17 Antworten

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    Vga-Port ansteuern (Aussehen der Signale)

    Warum hängst Du nicht einfach einen Monitor dran und guckst ob der damit was anfangen kann? Unter http://www.ulrichradig.de/ -> CPLD -> VGA MonitorTester findest Du auch eine funktionierende VGA-Ansteuerung (Ist aber auch nicht so schön umgesetzt). Rick

    FPGA, VHDL & Co. ·Maik · ·11 Antworten