Suchergebnisse für "anfänger"

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3013 Treffer für anfänger Suchergebnisse für "anfänger"

Relevanz Datum
  • Thread

    PCIexpress Karte entwickeln, welche plattform?

    Windows und Linux) welche nicht von den Jungo Treibern Gebrauch macht. Das wäre schon mal ein guter Anfang wenn der Baustein genutzt werden soll. Der Preis der FPGA-PCIe Softcore liegt durchaus bei 10K und man kann bei Bedarf auch noch ein paar zehn KEuro draufpacken wenn man Simulationsmodelle z.B.

    FPGA, VHDL & Co. ·Cell85 · ·12 Antworten

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    LVDS auf zwei Eingänge?

    sich Münchhausen an seinem eigenen Zopf zum Sumpf herausgezogen. Diese Limitierungen standen ja am Anfang dieser Frage: P. K. schrieb im Beitrag #4159039: > Der Clock soll auf rx_in des altlvds_rx_component, das heisst es muss > alles in derselben Peripherieclockdomain passieren, wenn ich mit einem

    FPGA, VHDL & Co. ·P. K. · ·12 Antworten

  • Thread

    Analog Digital Wandlung mit Spartan 3A

    Mag ja für den ein oder anderen lustig sein, aber ich habe als Anfänger da nunmal Schwierigkeiten mit ...

    FPGA, VHDL & Co. ·Christoph · ·12 Antworten

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    Modelsim XE 6.2 // synthesis_translate_on/off

    Kompilieren des VHDL Files: Internal Error: ../../src/vcom/genexpr.c(5483) Kann damit jemand etwas anfangen oder Tips geben??? Hängt es vielleicht mit o.g. Zeilen zusammen? Sollten mehr Infos benötigt werden, um etwas zu dem Problem sagen zu können, bitte nachfragen. Vielen Dank! Gruß Sebastian

    FPGA, VHDL & Co. ·Seb · ·12 Antworten

  • Thread

    XSVF-Datei in ein für Menschen lesbares Format umwandeln (z.B. VHDL)

    Meine Beiden Dateien haben jeweils 51KB aber haben komplett andere Daten als Inhalt...fängt schon am Anfang an: JEDEC to XSVF: 0720 1200 1201 0400 0000 0002 08FE 0800 0000 2001 FFFF FFFF 0900 0000 0029 5040 9302 08FF 0208 E802 08ED 0400 13D6 2008 0000 001B 0100 0000 0009 003F FFFE 0000 0000 0100 0000

    FPGA, VHDL & Co. ·Frank P. · ·12 Antworten

  • Thread

    INST "XXX" LOC = "YYY" --> Frage zu diesem Constraint

    1000X?tile0_rocketio_wrapper_gtx_i?gtx_dua l_i" LOC = "GTX_DUAL_X0Y5" Was bedeutet das * am anfang der Zeile? Die ? sind wohl platzhalter wo irgendwas stehen kann...

    FPGA schrieb im Beitrag #3978342: > Was bedeutet das * am anfang der Zeile? Da steht für beliebige darübeliegende Hierarchieebenen bzw. Instanzen. FPGA schrieb im Beitrag #3978378: > --> Fred kann gelöscht werden. Warum? So kann ihn jemand finden, der ein

    FPGA, VHDL & Co. ·FPGA · ·4 Antworten

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    LVDS Datenlogger mit CPLD

    Hallo, ich steige gerade in die Welt der CPLDs und FPGAs ein. CPLD gefällt mir für den Anfang besser da es statisch ist. Ich hab hier von einem Gerät einen seriellen LVDS Bitstrom(4x) den ich gern mit einem CPLD und einem Mikrocontroller erfassen würde.(Reine Aufnahme, wie ein Datenlogger

    Uwe (Gast) >ich steige gerade in die Welt der CPLDs und FPGAs ein. CPLD gefällt mir >für den Anfang besser da es statisch ist. Statisch? >Ich hab hier von einem Gerät einen seriellen LVDS Bitstrom(4x) den ich >gern mit einem CPLD und einem Mikrocontroller erfassen würde.(Reine >Aufnahme,

    FPGA, VHDL & Co. ·Uwe · ·4 Antworten

  • Thread

    constant value of 0 in block <.>. This FF/Latch will be trimmed during the optimization process

    Kann mir jemand bitte erklären warum diese Dauerhaft '0' sein soll? Bin zwar kein ganz blutiger Anfänger mehr aber auch noch nicht so erfahren. Danke vorab! [vhdl] architecture rtl of gpmc is signal csn : std_logic_vector(3 downto 0); signal oen : std_logic; signal wen : std_logic

    FPGA, VHDL & Co. ·Klaus S. · ·19 Antworten

  • Thread

    UCF File in VHDL verwenden

    mitzukontrollieren. Insgesamt würde ich dir erst mal zu einem simplen Lauflicht raten, um den Anfang einfacher zu gestalten. BTW: Wenn ich ein Optimizer wäre, und ein FPGA-Design nur Input-Ports hätte, würde ich alles rausoptimieren... ;-)

    FPGA, VHDL & Co. ·Erdin · ·19 Antworten

  • Thread

    Umstieg Xilinx auf Altera/Intel -> kein wait for, wie testbench?

    Sensitvliste und sieh dir die daraus resultierenden Warnungen genau an und denk drüber nach. So mancher Anfänger hat dadurch einen (Denk-)Fehler in seinem Design gefunden... Thomas schrieb im Beitrag #5403211: > Für einen clk bietet sich alternativ die Variante an > clock : process (clk_i) begin >

    FPGA, VHDL & Co. ·Thomas · ·13 Antworten

  • Thread

    Schwierigkeiten mit dem Video Decoder auf dem Altera DE2 Board

    Hi... ich mache momentan auch eine Bildverarbeitung mit einem FPGA (Virtex5). Am Anfang wollte ich mir auch meine Pixel und Linien mitzählen, da ich kein schönes stehendes Bild hatte. Und siehe da, ich hatte den selben Effekt wie du, meine Pixelwerte schwankten leicht. Dies lag aber nicht

    FPGA, VHDL & Co. ·Prediko · ·13 Antworten

  • Thread

    Vector oder arithmetische Operation?

    > Sind die Eigenschaften des Signals COUNT kontextabhängig? Du sagst der Toolchain ganz am Anfang, welche Libs du verwenden willst. [vhdl] library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.numeric_std.ALL; [/vhdl] In diesen Libraries sind die Konvertierungen und Manipulationsmöglichkeiten

    FPGA, VHDL & Co. ·Bernd G. · ·13 Antworten

  • Thread

    [VHDL] kurzer "puls"

    dass diese vor JEGLICHER Nutzung synchronisert werden. Ausserdem fehlt dein Prozess, das verwirrt Anfänger. process begin if rising_edge(clk) THEN syn_saved <= synfrei; syn_delayed <= syn_saved; synstart <= syn_saved & not syn_delayed; end if; end process; MFG Falk

    FPGA, VHDL & Co. ·Guest · ·13 Antworten

  • Thread

    Konfigurationsspeicher

    Sound drauf. Durch die nötigen Vereinfachungen laufen aber kaum hardwarenah programmierte Demos. 3. Anfang vom 100%igen CPC464 Clone.

    FPGA, VHDL & Co. ·Michael Werner · ·13 Antworten

  • Thread

    Frage zur Synthese

    If zweigen ist in Ordnung. Ich lese immer nur vom signal r.xxx und scheibe in rin.xxx und ganz am Anfang vom Proces wird rin <= r gemacht. Das ist aus den ZweiPozessModell von Gaisler. MFG Gast

    FPGA, VHDL & Co. ·gast · ·14 Antworten

  • Thread

    CRC - Generatorpolynom

    einfach einen fertigen Sourcecode (davon gibts dutzende im Netz) und benutzte den. Das ist für den Anfang am einfachsten. Markus

    FPGA, VHDL & Co. ·Torben · ·14 Antworten

  • Thread

    Signale mit 32Mbit/s extern speichern

    VCP) entschieden. Damit erreiche nur ca. ein Viertel der angepeilten Datenrate, ist aber für den Anfang o.k., da ich nicht kontinuierlich streamen muss. Ein kurzes Python-Skript nimmt die Daten mit serial.Serial() (auf dem Laptop) entgegen. Jetzt muss ich mich nur noch nach einem geeigneten schwarzen

    FPGA, VHDL & Co. ·Burkhard K. · ·14 Antworten

  • Thread

    Überblick, Einschätzung der Möglichkeiten von CPLD/FPGA

    könnte ich mir vorstellen daraus dann auch ein einsatzfähiges Gerät zu machen... erst mal klein Anfangen. Adresszähler von Quarzoszillator evt. nach einem wählbaren Teiler, Ansteuern eines SRAMs und versenden der Daten per SPI wäre eine gute Aufgabe für einen CPLD, oder? Nur fehlt mir eben jedes

    Anforderung an Makrozellen, Registern etc. Was "passt" in 128 Makrozellen? Was kann man mit 50k Gates anfangen? Mir wäre sehr geholfen wenn ihr mir ein paar Beispiele geben könntet was man mit CPLDs und FPGAs bei welcher Ausstattung realisieren kann. Grüße

    FPGA, VHDL & Co. ·Anfänger · ·2 Antworten

  • Thread

    FPGA Einarbeitungszeit

    ordentliche Schnittstelle zwischen PC und Board ist i.d.R. nicht so einfach und für einen totalen Anfänger sicherlich eine große Herausforderung. Ich würde auch erst mal den CUDA Ansatz verfolgen.

    FPGA, VHDL & Co. ·unwissender · ·11 Antworten

  • Thread

    µC-Core in CPLD?

    Hi, wenn ich als Anfänger das jetzt richtig verstanden habe, haben FPGAs gegenüber CPLDs mehr Performance/Gatter/etc. Ich würde gerne einen µC-Core reinhauen, aber bei FPGAs muss man wohl die Konfiguration extern über einen

    FPGA, VHDL & Co. ·Ralf · ·11 Antworten

  • Thread

    Finite-State-Machine stürzt ab

    seit knapp einem Jahr dabei. Jedoch handelte es sich größtenteils um reine Simulationen, welche von Anfang an nie den Sinn hatten, synthetisiert zu werden. Somit sind die eigentlichen, synthetisierbaren Projekte relativ wenige. Eines war z.B. das Ping-Pong-Spiel für den PC-Monitor, über welches wir ja noch

    Vielen Vielen Dank! Das asynchrone SDI war der Fehler. Ein einfaches FF ganz am Anfang davor geschaltet, und schon klappt es wunderbar. Und ich habe wohl einen elementaren Punkt zum Thema FPGA dazugelernt.

    FPGA, VHDL & Co. ·Martin S. · ·10 Antworten

  • Thread

    Bits aus Vektor maskieren und verschieben

    rising_edge(CLK) then MASK0_N_0_TEMP <= INPUTDATA and MASK0; end if; end process; -- suche Anfang der Maske und verschiebe um Anzahl der Stellen bis zum ersten gesetzten Bit der Maske process(CLK, syn_n_reset) begin if rising_edge(CLK) then for i in 0 to MASK0'length loop if (MASK0

    FPGA, VHDL & Co. ·MemY · ·16 Antworten

  • Thread

    Signal um beliebige Takte verzögern Teil 2

    verzögert, dann hat man wieder das selbe Taktsignal, lediglich mit einer einzigen Verzögerung am Anfang. Wenn die 4kHz fest sind, dann kannst Du diese Einschaltverzögerung mit einem x-beliebigen Zähler und einem clock gate bauen. Ansonsten natürlich ein Schieberegister... Gruß Marcus

    FPGA, VHDL & Co. ·Christoph M. · ·16 Antworten

  • Thread

    Suche Beispiele wann CPLDs sinnvoller sind als FPGAs

    die manchmal genannt werden: > - Direkt nach Einschalten verfügbar. Auch CPLDs werden schon seit Anfang dieses Jahrtausends erst beim Powerup geladen (exotische Ausnahmen bestätigen nur diese Regel). > Hat jemand ein Beispiel in welcher > Anwendung das wirklich gebraucht wird? Nein. Denn wenn ich

    FPGA, VHDL & Co. ·Christian · ·16 Antworten

  • Thread

    Typedefinition mit 3 Zustaenden

    in der gate level simulation sichtbar. das ganze laeuft unter design bug und sollte schon von anfang an ausgeschlossen werden. wenn man noch mehr pech hat, fuehren diese verborgenen states auf eine loop ohne rueckkehr in den RTL state space. das macht spass das zu suchen (jedenfalls bekommt man aufmerksamkeit

    FPGA, VHDL & Co. ·André · ·16 Antworten

  • Thread

    Load FPGA from Linux, SoC/HPS

    Glück hast, hat sich der Devicetree nicht so stark verändert, sodass das alte Linux damit noch was anfangen kann. Sollte auf dem DE10 ein uImage liegne und auf dem DE0 ein zImage oder so, musst du das entweder konvertieren oder in u-boot bisschen umbauen. Möglichkeit 3: Du beschaffst den rohen devicetree

    FPGA, VHDL & Co. ·Reinhard H. · ·16 Antworten

  • Thread

    FSM Problem(Ein zustand als Taktverzögerung)

    hier in if else ausgeführt, das geht auch mir switch und mit Signalen. Ich bin selbst allerdings Anfänger (VHDL) und würde mich über kommentare der VHDL Cracks freuen ! Gruß Joachim library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL;

    FPGA, VHDL & Co. ·VHDL_Bginner · ·18 Antworten

  • Thread

    RS FlipFlop nicht verstanden

    geklingelt. (Das Beispiel führt ein weiteres Problem ein. Nämlich ob eine Zustandsänderung am Anfang oder am Ende gespeichert wird. Aber das behandle ich hier mal nicht im Einzelnen).

    FPGA, VHDL & Co. ·Max M. · ·20 Antworten

  • Thread

    [CPLD] [VHDL] UART Modul - Code Durchsicht

    hier fehlt ein Statussignal, ob der Sender neue Daten annehmen kann oder nicht. Aber für den Anfang ist das alles erstmal OK. MFG Falk

    FPGA, VHDL & Co. ·TokyoDrift · ·20 Antworten

  • Thread

    ISim VHDL Simulation - Signalzustand bei steigender Flanke

    Controller für ein Interface, das Daten von einer Schnittstelle lesen soll. Ich bin leider ein Anfänger und deswegen noch nicht so erfahren mit VHDL und ISim, deswegen Folgende Frage: Das Interface übernimmt das Signal (siehe Grafik) mit jeder steigenden Taktflanke. Wird an der Position des Cursors

    FPGA, VHDL & Co. ·Luke.skywalker · ·11 Antworten

  • Thread

    sinc3 in FPGA

    wie ist dann die vorgehensweise? ich habe eigentlich noch viele komischen Fragen :) aber fürs anfang diese sind genug. Danke Ftec.

    FPGA, VHDL & Co. ·Cetec Ftec · ·11 Antworten

  • Thread

    Modularer Audio-Router mit FPGA-Crossbar – Konzept & Suche nach Co-Entwicklern

    sofort Interessenten für allerlei technische Lösungen, weil der Markt nie alle zufriedenstellt. Am Anfang sind da alle heiß auf eine Sonderlösung. Wenn man dann aber anfängt, über Kosten zu reden und nachzudenken, sieht das anders aus. Ich hatte mal eine Rechnung aufgemacht, was den Eigenvertrieb meines

    FPGA, VHDL & Co. ·Konstantin · ·24 Antworten

  • Thread

    DE0-Nano SD-IP(Opencore) Wishbone

    Memory-Mapped --> Avalon-MM Slave Agent/Translator ? Vllt. eine dumme Frage, aber für mich als Anfänger nicht so richtig zu durchschauen. Grüße Blue [1]: www.altera.com/literature/manual/mnl_avalon_spec.pdf

    FPGA, VHDL & Co. ·Blueberry · ·12 Antworten

  • Thread

    Verwendung von FPGA

    verstehe immer nicht, warum die Leute hier im Forum sich erst ein Development Board kaufen und dann anfangen sich mit FPGAs zu beschäftigen. Man kann so schön VHDL programmieren, simulieren, verifizieren ohne dass man ein FPGA Board in die Hand nehmen muss. Ein FPGA ist schon eine andere Geschichte als

    FPGA, VHDL & Co. ·Alex Xxx · ·12 Antworten

  • Thread

    SPI implementiren

    Hallo, Ich bin ein Anfänger und ich möchte gerne im FPGA für die parallele Datenübertragung SPI (in VHDL) realisieren. Die Daten werden vom ADW (16 Bit) über SPI parallel im FPGA bearbeitet. Hat jemand eine Idee, wie man

    FPGA, VHDL & Co. ·Siyabend S. · ·12 Antworten

  • Thread

    tl866cs GAL22v10d mit Linux Software minipro brennen

    anzahl fuses nach den F und G feldern aus PALASM (und vmtl die meisten anderen) tun das ganz am anfang. Ich vermute dass die meisten parser nich mit galasms variante koennen. galasm: [code] Used Program: GALasm 2.1 GAL-Assembler: GALasm 2.1 Device: GAL22V10 *F0 *G0 *QF5892

    FPGA, VHDL & Co. ·Andreas Rückert · ·12 Antworten

  • Thread

    Petalinux: Zybo Z7-20

    dass es läuft oder nicht? Sollte so sein, aber in der Realität sieht es anders aus. Ich habe am Anfang auch viel mit Digilent-Demoprojekten experimentiert, aber das hat zu nichts geführt. Am besten kallpt es, jeweils ein eigenes Petalinux-Projekt "from the scratch" zu bauen. Versuch doch mal, ein

    FPGA, VHDL & Co. ·derNeue · ·12 Antworten

  • Thread

    LVDS durch Spartan3AN durchschleifen

    Vielen Dank für Eure Antworten! Ich bin auf dem LVDS-mit-FPGA-Gebiet noch Anfänger und hatte ehrlich gesagt gar nicht an die Timing Constraints gedacht. Ich mache mich da grad dran. Die Bilddaten sind ja auf vier Kanäle aufgeteilt. Und dafür dass ich noch keine Constraints eingefügt

    FPGA, VHDL & Co. ·Daniel M. · ·12 Antworten

  • Thread

    Signal im gleichen Takt zweimal ändern?

    Signalen codiert werden soll. Meiner Meinung nach (aber die ist ja nicht wirklich so relevant als Anfänger) sind diese Beispiele schlechter Stil und unübersichtlich. Im ersten Fall würde eine else Konstruckt in welchem "signal" auf '0' gesetzt wird Klarheit schaffen. Im Zweiten Fall - naja, etwas andere

    FPGA, VHDL & Co. ·Markus Z. · ·12 Antworten

  • Thread

    Wie wendet man "range" in VHDL an?

    Ich bin absoluter Anfänger in FPGA und VHDL. Mit der ISE von Xilinx hatte ich bisher ebenfalls noch nichts zu tun und dementsprechend komplex ist das ganze Thema momentan noch für mich. Ich kann nicht ausschließen, dass ich

    FPGA, VHDL & Co. ·Steffen Hausinger · ·12 Antworten

  • Thread

    Resetleitung von einem Mikrocontroller

    überprüft, der wird 100% nicht neugestartet, also kann das Reset-Signal nicht durch Fkt-Aufruf zum Anfang des Programms ausgelöst. Vielleicht mache ich aber doch noch was falsch und das sieht jemand sofort. MC Code: #define CONTROL_REG DDRC #define CONTROL_PORT PORTC #define

    FPGA, VHDL & Co. ·Gast · ·12 Antworten

  • Thread

    7-Segment-LCD direkt ansteuern

    gefundenden Loesung zu begruenden... Hm ob der Prof. nicht genau das mit seiner Aufgabenstellung von Anfang an verfolgt hat ;) In diesem Sinne Gruss Vanilla

    FPGA, VHDL & Co. ·Student1501 · ·13 Antworten

  • Thread

    Verkabelungsfrage Single-Ended

    Ich habe verschiedene Messungen durchgeführt, am Anfang habe ich mal nur das Oszi an einen Pin gehängt, auf dem ich den 31.25 MHz Takt ausgegeben habe, GND Verbindung war bei allen Messungen auf einem GND-Pin auf dieser Stiftleiste. Da habe ich schon die

    FPGA, VHDL & Co. ·Matthias F. · ·13 Antworten

  • Thread

    TestSignale gesucht um TimingConstraint zu testen

    führen. Wenn Du also erwartest, mal ein größeres Auto in die Garage zu stellen, musst Du sie von Anfang an größer constrainen. > Weil Constraints für mich aber noch neu > sind, will ich jezt nachmessen, ob die Grenzen tatsächlich richtig > eingestellt sind. Verstehe ich. Aber mach Dir klar, was

    FPGA, VHDL & Co. ·Martin O. · ·13 Antworten

  • Thread

    VHDL - UP / DOWN 3-Bit Zählerproblem

    unter Umständen verschieden interpretiert. Das ganze sollte funktionieren, wenn Du die Variable am Anfang des Processes mit dem Wert count initialisierst. Zum rechnen aber bitte nicht mehr die std_logic_arith und die std_logic_unsigned verwenden. Dafür gibt es die numeric_std. [vhdl] use ieee.numeric_std.all

    FPGA, VHDL & Co. ·Witch · ·14 Antworten

  • Thread

    Im aktuellen Projekt von Spartan-3E auf Cyclone IV wechseln?

    mitbekommst, wie sich eine andere Plattform anfühlt. Ja, guter Punkt. Zwar stehe ich noch ganz am Anfang mit FPGAs (bin erst seit fünf Monaten dabei), aber vielleicht ist das ja am Ende sogar vorteilhaft. Weil ich noch nicht so auf einen Weg eingefahren bin. Danke für Deine Tipps! Grüße Steffen

    FPGA, VHDL & Co. ·Steffen Hausinger · ·14 Antworten

  • Thread

    Nexys 4 DDR - accelerometer/Beschleunigungssensor

    00001010") für das Power-Register ("00101101") mit den Daten "0000 0010". Hier nach sollte der Sensor anfangen die Beschleunigungen zu messen. Als nächste möchte ich dann das Register mit den X-Beschleunigungen auslesen. Dazu ein Read-Befehl ("00001011") für das Register "00001000". Schließlich warte ich

    FPGA, VHDL & Co. ·Karlsson · ·14 Antworten

  • Thread

    Frage zur Erstellung eines VHDL - Codes

    Erklärung dafür.. Sieh dir einfach mal hier im Forum alle die VHDL-Threads durch, wo du das Wort "Anfänger" oder "Postulate" findest... ;-) Christian Knabe schrieb im Beitrag #2719907: > Handelt es sich dabei denn um einen FlipFlop o. Ä.? Bei Xilinx ist das ein FDRSE... ;-)

    FPGA, VHDL & Co. ·Christian Knabe · ·15 Antworten

  • Thread

    Parallele Schnittstelle zwischen zwei FPGAs implementieren

    thema datenbreitte: die 14 bits koenen 14*K daten sein, aber dann ist die "framing" (was ist der anfang denn von die 14K) ein mogliches problem. vielleicht ist 14-bit instructionen mit embedded data eine einfache loesung? zb: <6-bit instruction>,<8-bit data> damit kannst du auch dein "Telegram"

    FPGA, VHDL & Co. ·Shottky · ·15 Antworten

  • Thread

    Aktionen bei steigender und fallender Flanke durchführen

    Hallo Eigentlich werde ich daraus schon schlau. Mir ging es von Anfang an um die FIFOs und Antworten habe ich zu SPI bekommen. Ich habe SPI nur erwähnt, um das Problem vollständig zu beschreiben. FIFO 1 gibt die Daten bei steigender Flanke aus, somit sind die Daten bei

    FPGA, VHDL & Co. ·Tilo · ·15 Antworten