Suchergebnisse für "anfaenger"

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3013 Treffer für anfaenger Suchergebnisse für "anfaenger"

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    Einsynchronisieren mit hörerer Taktrate sinnvoll?

    ext. Signal ursprünglich mit einer höheren Taktrate (100 MHz) abtasten. Außerdem bin ich ganz am Anfang davon ausgegangen, dass ich 2 Synchro-FFs @ 8 MHz zum einsynchronisieren bräuchte, was sich nachher als überflüssig herausstellte, da nur 1 Synchro-FF bei dieser Frequenz reicht.

    FPGA, VHDL & Co. ·Anguel S. · ·17 Antworten

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    Lattice Radiant crash

    eingereicht. > Bin gespannt. Radiant 2.1 hat laut Auskunft der Supporter den Bug behoben und soll Anfang Juli freigegeben werden. Aber positiv: sie reagieren relativ schnell und scheinen die Reports zumindest nicht ungesehen wieder zu schließen.

    FPGA, VHDL & Co. ·Jörg W. · ·17 Antworten

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    Mig für Spartan6

    einen Selbsttest und leg dir den Fehlercounter auf LEDs oder so. Ein einfacher reicht für den Anfang, z.b. Adresse als Daten speichern, zurücklesen und vergleichen. Unbedingt dabei die Errorflags beobachten. (LA oder Oszi extrem hilfreich) Ohne Chipscope wirst du im Fehlerfall wohl nicht drumrumkommen

    FPGA, VHDL & Co. ·René D. · ·11 Antworten

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    Fensterfunktion Quartus II

    entscheidenden Einfluss auf die Implementierung... Ich würde villeicht erstmal mit einem Dreieeckfenster anfangen. Das kannst Du ganz ohne ROM mittels ein paar Zählern erzeugen. Duke

    FPGA, VHDL & Co. ·Thomas Schneider · ·11 Antworten

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    Welchen FPGA für 5V Anwendung ?

    Hallo Leute Ich bin FPGA-Anfänger mit ein bisschen Kentnissen. Habe aber schon mal was einfaches umgesetzt einen einfachen EPROM-Brenner. Jetzt möchte ich einen FPGA einsetzen für einen Speicher-Emulator der 5 Volt-Kompatibel ist

    FPGA, VHDL & Co. ·Gänseblümchenmäher · ·10 Antworten

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    Clock Enable, wie macht man's richtig?

    nicht hochladen darf. (Firmengeheimnis...) Allein mit den Reports werdet Ihr wahrscheinlich nichts anfangen können, oder doch? Werde diese nochmals durchsehen. Vielleicht findet sich noch ein Hinweis. Gruß, Matthias

    FPGA, VHDL & Co. ·Matthias Krüßelin · ·26 Antworten

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    Zugriff auf Compact flash

    wie man das Hardwaretechnisch lösen könnte. Vllt kennt auch jemand open Source Lösungen? Ich bin Anfänger in VHDL. Vielen Dank im Voraus. Gruß Jonanova

    Hashwert. Diesen Hashwert möchte ich dann mit ein paar Zusatzangaben (Datum, und anderen Kram, der am Anfang des Bitstreams steht) auf die CF-Karte schreiben um damit dann so ne Art Log-Datei erzeugen. Hat jemand eine Idee, wie ich die Bitstreams von der CF-Karte lesen kann und dann die Hashwerte an eine

    FPGA, VHDL & Co. ·Valentin S. · ·4 Antworten

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    verilog und zugriff auf sram (delays erzeugen)

    hallo, vorweg ich bin ein anfänger in verilog :) ich moechte einen xc95144 cpld verwenden an dem ein 12 ns sram und ein pic32 haengt. der pic soll ein signal senden worauf das cpld reagiert und anschliessend auf das sram zugreift

    vorallem mit der simulation da hab ich bisher noch nichts gemacht... webise erschlaegt einen ja anfangs ein wenig da war ich froh das ueberhaupt was auf den chip bekommen hab ;) ok gut... dann ist ne clock sicher die bessere loesung... alles andere waere denke ich funsch... zumal ich eh am ende

    FPGA, VHDL & Co. ·gast1 · ·4 Antworten

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    Interpretation einer Fehlerausgabe

    mit dem (nicht-dokumentierten) Teil bisher nur Schwierigkeiten... :-/ Die Input-Signale sind am Anfang auf U, obwohl sie im Code jetzt gesetzt werden. Selbst, wenn die dann sofort auf U gezogen würden, würde ich erwarten, wenigstens ein kurzen Aufblitzen der 0 zu sehen. >>Was ist der Unterschied

    >(nicht-dokumentierten) Teil bisher nur Schwierigkeiten... :-/ >Die Input-Signale sind am Anfang auf U, obwohl sie im Code jetzt gesetzt >werden. Selbst, wenn die dann sofort auf U gezogen würden, würde ich >erwarten, wenigstens ein kurzen Aufblitzen der 0 zu sehen. Nix, da, da ist was faul

    FPGA, VHDL & Co. ·Stefan Hanke · ·4 Antworten

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    Maximale Taktfrequenz bei Spartan 3e

    Ich bin noch am Anfang der ganzen Sache. Ich möchte mit dem internen DLL über die DFS die Taktfrequenz möglichst hoch bekommen und dann vier um 90 Grad verschobene Signale ausgeben. Jetzt stelle ich mal eine doofe

    FPGA, VHDL & Co. ·Andi P. · ·12 Antworten

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    Wie kann man komplexere Algorithmen in VHDL implementieren?

    brauche es auch nicht zu sein; eine Webseite, die einen groben Überblick liefert, würde mir für den Anfang auch schon mal reichen. Das einzige Buch zu diesem Thema, das ich bisher gefunden habe, ist "VHDL-Synthese" von Reichardt und Schwarz. Ich bedanke mich für hilfreiche Informationen. Mac

    FPGA, VHDL & Co. ·Mac81 · ·12 Antworten

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    VHDL/FPGA/Xilinx Lehrgang/Workshop

    und ist sehr verständlich geschrieben. Außerdem gibt es einen Abschnitt in dem häufige Fehler von Anfängern beschrieben sind, und wie man diese vermeidet. Zudem ist auch ein Kapitel über SystemC vorhanden. Gruß Stefan

    FPGA, VHDL & Co. ·Andi · ·12 Antworten

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    Bauchgefühlfrage zu maximalem Durchsatz FPGA

    Ich halte die gesamte Fragestelung für wenig sinnig. Man sollte mal bei der APP anfangen und sich fragen, WAS man denn eigentlich tun will und dann eine genügende Anzahl FPGAs aufs board knallen. Dann hat man den benötigten Durchsatz und gut is! Meistens sind es ja nicht die limits

    FPGA, VHDL & Co. ·Flint · ·12 Antworten

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    Frequenzteiler

    Enwicklungsumgebung - Sourcecode - Testbench Und was die Hölle ist ein odt-File, wer kann damit was anfangen, wozu gibt es Screenshots?

    FPGA, VHDL & Co. ·Stefan · ·12 Antworten

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    Der UCF-Standard

    Ausbaufähig, aber ein Anfang: [[Ucf]] Rick

    FPGA, VHDL & Co. ·Martin · ·12 Antworten

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    Sind kleiner-bzw größer-Relationen synthetisierbar?

    gemessenes_level>trigger_level dann nächster_zustand=jetzt_wurde_getriggert_zustand Bevor ich jetzt Anfange das in Code umzusetzen wollte ich mal fragen ob etwas wie: if (level>trigger) begin next_state=1; end else begin next_state=1; end überhaupt synthetisierbar ist. Wenn nein: gibt es

    FPGA, VHDL & Co. ·Christian H. · ·12 Antworten

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    Test von generics Werten

    Variablen in procedures etc wird bsw. von unserem Synthesizer komplett ignoriert. Die muss man immer am Anfang der Procedure definiert zuweisen. Ansonsten synthetisiert der da kompletten Müll zusammen. Natürlich ohne Warnung. Toolhersteller sagt: "VHDL definiert nicht, dass das synthesisierbar ist. Lies das

    FPGA, VHDL & Co. ·Hans-Georg L. · ·12 Antworten

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    CLK Durchschleifen

    nen DSO bekommst. Muss ja kein LeCroy sein, aber 500 MHz Bandbreite und bezahlbar sind schon ein Anfang (auch für zukünftige Projekte). Ab 1 GHz wirds dann teuer, aber immernoch günstiger als wenn der Ing. 1 Monat im dunkeln rumtappt.

    FPGA, VHDL & Co. ·Ramon F. · ·13 Antworten

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    Cyclone III JTAG erkennen

    Erstmal voraus: ich gestehe, ich bin FPGA-Anfänger, um nicht zu sagen, Laie. Trotzdem habe ich eine Frage, auf die ich auf die Schnelle beim Suchen keine Antwort gefunden habe. Ich habe hier einen Cyclone III EP3C16, der an einem Coldfire-Prozessor

    FPGA, VHDL & Co. ·Markus F. · ·13 Antworten

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    Mehrere Speichermodule parallel betreiben

    SerDes rausgesendet werden. Nun lange Rede: ich behaupte das es sehr schwierig für dich als FPGA Anfänger wird nur annähernd an das ran zu kommen was du möchtest. Ich könnte es derzeit nicht, wenn du wirklich pro Pixel mehrfachen wahlfreien Zugriff benötigst und das alles innerhalb eines Frames, sprich

    FPGA, VHDL & Co. ·Arnold Heymann · ·13 Antworten

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    VHDL lernen ohne Board

    Programme dann auch auf Hardware zu bringen, beschäftigen mich noch einige Fragen. - Muss ich von Anfang an ein Entwicklungsboard besitzen, um die Sprache richtig zu lernen (will mir die Sprache erst ansehen, Board ist recht teuer) - Von der Literatur her hab ich mir VHDL-Synthese von Reichardt und

    FPGA, VHDL & Co. ·Mikka · ·11 Antworten

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    time-Signal mit Werte belegen

    Stelle, wo ich PERIODE auswerte. Dort habe ich bei einer range von 0 bis 127 auf einmal ganz am Anfang der Simulation eine -1 stehen, obwohl ich die entsprechende Variable mit 0 initialisiere! Sehr merkwürdig...

    FPGA, VHDL & Co. ·Roberto · ·11 Antworten

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    Frage zum Block RAM

    Demnach habe ich einige Zeitkritischen Elemente selbst > plaziert und fixiert. Wenn Du das schon am Anfang der Designphase machen must, wünsche ich Dir viel Spaß. Unter Umständen darfst Du das dann bei jeder Neusynthese machen. Johann schrieb im Beitrag #2519826: > Ich möchte den Block RAM von einem

    FPGA, VHDL & Co. ·Johann · ·11 Antworten

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    Logik zu bestehendem Design hinzufügen

    findet man auch in Projekt X-Ray ein paar Skripte. Trotzdem kann man mit der Netzliste nicht viel anfangen, ausser einige wenige Detailinformationen extrahieren, oder da und dort ein 'enable' kippen. Roundtrip (re-compilieren in Bitstream) geht fast immer schief, weil die Timing-Constraints natuerlich

    FPGA, VHDL & Co. ·Steffen H. · ·11 Antworten

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    VHDL Problem mit LOG/iC2

    leider wollen die programme von Lattice immer jedec files doch es gibt keine IDE in der man von anfang bis ende alles machen kann. René

    FPGA, VHDL & Co. ·René Klepsch · ·11 Antworten

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    Timing Constraint: Welche Takte im SDC-File constrainen?

    könnte. Denn Designs mit mehreren Clocks sind nicht einfach zu beherrschen. Und gerade für einen Anfänger bieten sie jede Menge Stolpersteine. Es reicht hier in der Regel eben nicht, den Takten ihre Maximalfrequenz per Constraint zu geben und zu hoffen, dass die Synthese weiss, was sie dann zu tun hat

    FPGA, VHDL & Co. ·Hubi · ·14 Antworten

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    FPGA/CPLD als schellen timer

    zum Anfangen wäre so ein FPGA-Board sicherlich interessant: http://www.latticesemi.com/en/Products/DevelopmentBoardsAndKits/HimaxHM01B0

    FPGA, VHDL & Co. ·Timer · ·14 Antworten

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    Spartan3E bootet weder aus SPI Flash noch aus Platform Flash

    schon geht es. Unterm Strich hattest Du Recht Iulius! Wahrscheinlich hat das eine oder andere Bit am Anfang oder am Ende der Datenübertragung nicht gestimmt - folgich falsches CRC und kein "start" Ich trinke jetzt erstmal ein Siegesbier!!! ;-) Beste Grüße und danke für Eure Hilfe! Andreas

    FPGA, VHDL & Co. ·Andreas N. · ·14 Antworten

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    FPGA-Einsteiger: Welches Board?

    @tom Das ist ein gutes Buch, aber für den Anfang viel zu umfanreich. Es eignet sich meiner Meinung nach eher als Nachschlagewerk. Ich habe mit dem Buch VHDL-Synthese (ISBN 3-486-25128-7) angefangen, ist ein gutes Lehrbuch.

    FPGA, VHDL & Co. ·Benedikt Köppel · ·14 Antworten

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    Wie funktioniert dieses VHDL Programm?

    nicht so eng mit den Begriffen. Ich im Grunde auch nicht, weil ich den Unterschied kenne. Aber die Anfänger, die C-programmierenderweise aus der µC-Ecke oder mit C#/Java vom PC kommen, sollten sich an diesen Begrifflichkeiten kurz mal stoßen. > Eine gute Übung ist das Umsetzen der Schaltung in eine bildliche

    FPGA, VHDL & Co. ·Dirk · ·14 Antworten

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    exakter Frequenzteiler

    <= 0; output <= not output; endif; endif end process counter; Jetzt solltest du am Anfang natürlich auch noch einmal kurz reset auf 1 und wieder auf 0 setzten, damit alles korrekt initalisiert ist. Dann sollte alles klappen. Falls nicht, poste mal deinen kompletten Code, da bestimmt

    FPGA, VHDL & Co. ·michael · ·14 Antworten

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    haben fpgas eigene clk Generatoren?

    ich derzeit mit "Nein" beantworten. Aber > mach einfach mal los, du lernst ja noch dazu. Als Anfänger sollte man nicht zu viel auf diese hohen Werte geben denn sie beziehen sich auf einzelne Elemente und lassen sich nur mit hochoptimiertem Design erreichen. In einem Wald-und-Wiesen-Design befinden

    FPGA, VHDL & Co. ·Zitty Z. · ·14 Antworten

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    Code Problem in C Eclipse NIOS

    keine Fehler angezeigt. Aber meine Programm geht 3 Funktionen durch und springt dann wieder zum Anfang. Und das ohne Schleife xD Also ich nehme an man muss mit diesem BSP Editor einiges aktivieren um z.B. fopen verwenden zu können oder ? Warum mein Code sich so merkwürdig verhält verstehe aber

    FPGA, VHDL & Co. ·Geldesch B. · ·14 Antworten

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    Probleme mit clk

    @Freelancer: Das ist aber schon /advanced/ und nichts für einen Anfänger. Außerdem dürfte es nicht ganz trivial werden, den Oszillator Spannungs- und Temperaturstabil zu bekommen. Duke

    FPGA, VHDL & Co. ·Anfänger · ·10 Antworten

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    Warum std_logic statt std_ulogic?

    gibt - eben nur in der Simulation einige 'X'; sprich Bequemlichkeit. Wenn man damit aber nichts anfangen kann und die 'X' Zustände in non-Bus Systemen ignoriert (da man mit std_logic simuliert), wird der CPLD/FPGA eben warm ... Viele Grüße Olaf

    FPGA, VHDL & Co. ·Andreas S. · ·10 Antworten

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    Algorithmus für intelligente Datenrekonstruktion

    kommen. Äh ja. Das macht die Sache natürlich total viel einfacher. ;-) Vielleicht für den Anfang mal linear interpolieren und sehen, wie weit man damit kommt?

    FPGA, VHDL & Co. ·Berndt Eggebrecht · ·16 Antworten

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    32Bit Zähler in SRAM

    unsigned included via multiple use clauses; > none are made directly visible Welche libs sind am Anfang der TB eingebunden? Da würde mich der Code der TB schon interessieren...

    FPGA, VHDL & Co. ·Gustl B. · ·16 Antworten

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    Spartan 3 Starter Kit ansteuern von externen Geräten

    Schutzsdiode einbauen? Wie ihr seht habe ich Fragen über Fragen ... und weiß nicht so richtig wo ich anfangen soll. Nochmal zusammengefasst das wichtigste: 1. Ist es möglich normale Haushaltsgeräte (Glühlampe, Kaffeemaschiene, Verstärker...) über dieses Board zu steuern (steuern im Sinne von Gerät bekommt

    FPGA, VHDL & Co. ·Marc · ·16 Antworten

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    Problem mit Testbench

    Prozess einen 50 MHz Takt, der dann einfach in meine Top_Level Entity reingeht. Genauso erzeuge ich zu Anfang der Simulation ein Reset-Signal, das auch in die Top Level Entity geht. Wenn ich nun aber die Simulation mit ModelSim starte, so kommen weder das Clock-Signal, noch das Reset-Signal aus der Testbench im Top Level Modul an. Stattdessen sind die Signale zu Anfang undefiniert und bleiben es auch während der gesamten Simulation, wobei man in der Simulation aber sehen kann, dass die erzeugenden Signale in der Testbench richtig funktionieren, sie werden einfach

    FPGA, VHDL & Co. ·shockwaverider · ·4 Antworten

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    Cyclone II FPGA mit 32 PWM - 12 / 14 bit auflösung

    braucht es vielleicht gerade mal einen BRAM + 100 LEs. ACK, aber hier steht noch jemand ganz am Anfang. derneue will keine Loopings fliegen, sondern einfach mal in die Luft... ;-) > Ach herje, und die brauchen 14 Bit? Ja, wenn jemand meint, die PWM auf die gesamten 20ms verteilen zu müssen. Um

    FPGA, VHDL & Co. ·Herbert S. · ·11 Antworten

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    Evalboard LCMXO2-7000HE-B-EVN auch zum Programmieren von anderen Lattice FPGAs

    Vielen Dank für eure Ratschläge. Ich denke, ich werde mir beides zulegen und das basteln anfangen. Grüße Der Neuling

    FPGA, VHDL & Co. ·Neuling · ·11 Antworten

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    Altera DE1 - Cyclone II unter Windows 10

    gleiche unter 11.0 probliert, seltsamerweise klappts jetzt. Ich kann mich aber noch an meine Anfänge unter Win7 erinnern, da hatte 11.0 Probleme mit 13.1 (oder 13.0?). Komisch. Alle meine anderen Boards (Cyclone I+II und Stratix I) funktionieren jetzt auch wieder. Btw. meine Win10-Installation

    FPGA, VHDL & Co. ·Peter S. · ·11 Antworten

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    Formale Verifikation als Privatmann

    Einstieg mit der Symbiosys-Toolchain ausprobieren und dem Wort zum Sonntag von Gisselquist was anfangen. Ging mir persoenlich allerdings nicht weit genug, und produktiv arbeiten sieht dann doch etwas anders aus. Mit Verlaub, mit mindestens drei verschiedenen Sprachen draufhauen zu muessen, um einen

    FPGA, VHDL & Co. ·M. N. · ·23 Antworten

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    Automatengraphen

    Zahlen ausgegeben werden und bei Ymin die kleinere. Außerdem soll es eine reset Leitung geben die den Anfang und Ende der zu sortierenden Zahlen zeigen soll und den Automaten in einen Anfangszustand zurücksetzten soll. Mit der reset Leitung wird auch die letzten zu vergleichenden Bits eingegeben. Reichen

    FPGA, VHDL & Co. ·deike · ·10 Antworten

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    lottozahlen in vhdl generieren

    übrigen Zahlen generiert werden. Problem ist nur, dass ich keinen Schimmer habe (blutiger VHDL-Anfänger!), wie ich das in VHDL umsetzen soll. Die nächste Hürde ist dann noch, dass keine Zahl doppelt vorkommen darf. Für jede Hilfe bin ich sehr dankbar. VG Ronny

    FPGA, VHDL & Co. ·Ronny S. · ·10 Antworten

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    programmierbare Bausteine

    Hallo, vor kurzem habe ich mich zum ersten Mal mit einem CPLD befasst: dem Xilinx XC9572XL. Anfangs hatte ich relativ lange gebraucht, um überhaupt rauszufinden, was man an Hard- und Software (minimal) braucht. Schließlich hab ich mir ein einfaches JTAG-Kabel zusammengelötet, den CPLD auf eine Lochrasterplatine

    FPGA, VHDL & Co. ·HD_ · ·10 Antworten

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    Standardabweichung im FPGA

    Aber bis jetzt funktioniert alles wunderbar (sogar problemloser, als erwartet). Wenn ich jetzt anfange alles in einen Softcore zu gießen, oder wieder den RAM rein-designe, den ich schon raus-designed habe, dann ist ja ein halbes Jahr Arbeit futsch. Und es geht doch auch so. Meine Fragen waren ja grundsätzlich

    FPGA, VHDL & Co. ·Maik Ritter · ·19 Antworten

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    SD-Karte initialisiert sporadisch nicht auf älterem Embedded-System (ATmega + Spartan-6)

    unterschiedlichen SD-Karten gibt die sich alle in irgendwelchen Kleinigkeiten unterscheiden. Ich hab anfang der 2000er mal sowas programmiert und hatte da bestimmt 20-30 unterschiedliche Karten zum testen. Heute brauchst du vermutlich 10-100x soviele. Da ist natuerlich fremder Code den 10000Leute im Internet

    FPGA, VHDL & Co. ·Yannick F. · ·19 Antworten

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    UNIX timestamp erzeugen

    Monat, Jahr, wobei natürlich die Schaltjahre beachtet werden müssen. Jetzt setzt Du beide auf Anfang und lässt sie so lange zählen, bis die UTC-Zeit übereinstimmt. Nach spätestens 4,3 Milliarden Taktzyklen hast Du das Ergebnis. Nun ist das nicht besonders effizient. Was Du machen kannst ist dem

    FPGA, VHDL & Co. ·car · ·17 Antworten

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    DE0_Nano ADXL345 SPI

    weiterhelfen, wo evtl schon meine grundlegenden Fehler in beiligenden Dateien sind? Ich bin absoluter Anfänger was FPGAs / VHDL betrifft! Grundlegende Frage: Reicht mir das "SPI (3 WIRE SERIAL)" Modul in QSYS aus um als NIOSII-Master auf den ADXL345 zuzugreifen oder benötige ich noch die "SPI SLAVE TO

    FPGA, VHDL & Co. ·zander · ·15 Antworten