Suchergebnisse für "anfänger"

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3013 Treffer für anfänger Suchergebnisse für "anfänger"

Relevanz Datum
  • Thread

    Fernbedienung (NEC-Protokoll) mit FPGA realisieren

    Toleranzen drin sein, was ich eigentlich aber nicht vermute). Ich muss aber auch zugeben, das ich Anfangs nicht wusste mit welchem Protokoll ich zu tun habe, später fand ich hier im Forum, das es der NEC-Protokoll ist, die Pulsdauern des Start, "1" und "0" -Bits stimmen mit denen überein, die ich mit

    FPGA, VHDL & Co. ·Cihan Kalayci · ·15 Antworten

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    synchronzähler - codefehler (vhdl)

    es zu unterschiedlich (fehlerhaften) Ergebnissen kommt. Bei den xc9572LX passierte das was ich am Anfang beschrieben habe. Beim xc9572VX kommt nicht ma ein definiertes Signal heraus. Bei den neueren Devices: Coolrunner-II, Virtex... geht es anstandslos, so wie das Designe arbeiten müsste. Ich bin davon

    FPGA, VHDL & Co. ·Stefan Helmert · ·15 Antworten

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    Bei steigender und fallender Flanke unterschiedlich Schaltzeiten

    not inp) then -- falling edge rising_edge() kann mit der Funktion "not()" als Argument nichts anfangen. Du brauchst ein "Hilfssignal": [vhdl] : : signal notinp: std_logic; begin notinp <= not inp; inveter: process(inp, notinp) begin if rising_edge(notinp) then -- falling

    FPGA, VHDL & Co. ·Jonas B. · ·15 Antworten

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    Digilent-FPGA-Projekte mit TCL

    dass das Board nicht gefunden werden kann, dann einfach in das Script noch folgende Zeile ganz am Anfang einfuegen: [code] set_param board.repoPaths {$HOME/.Xilinx/Vivado/2020.1/xhub/board_store/xilinx_board_store/} [/code] $HOME mit deinem Homeverzeichnis ersetzen. Alternativ kannst du die

    FPGA, VHDL & Co. ·New-User · ·15 Antworten

  • Thread

    Einstieg FPGA unter Linux

    besonders groß ist, dann hat LAttice da einiges mit Single-Supply, ohne externes ROM etc. Für den Anfang mit einem fertigen Board würde ich zu Altera tendieren. Wie es sich mit Xilinx verhält weiß ich nicht. Denke aber, dass das ähnlich wie Altera auch unproblematisch sein sollte. Allerdings finde ich

    FPGA, VHDL & Co. ·Zero V. · ·13 Antworten

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    VHDL links- rechts Rotation

    den rol/ror Operator gibt. Leider funktionieren diese nicht bei std_logic_vector. Bin ein VHDL Anfänger und komme einfach nicht drauf. Hoffe das mir hier jemand auf die Sprünge helfen kann. Danke euch schon mal. Grüße Markus

    FPGA, VHDL & Co. ·Markus K. · ·12 Antworten

  • Thread

    ZPU im Simulator laufen lassen, Problem mit prog2mem

    der classic ZPU wurde ja oben schon reingeklemmt. Der ist allerdings sehr limitiert, aber fuer den Anfang ausreichend. Du musst ja typischerweise bei der standard-ZPU-Architektur nur ein 32bit breites RAM mit Werten fuellen. In die Scripttiefen einsteigen musst du erst, wenn gewisse Code-Segmente gezielt

    FPGA, VHDL & Co. ·Jens W. · ·12 Antworten

  • Thread

    Testbench: Signal von Untermodul verwenden

    war mein Gefühl das es gehen müßte, nicht so falsch. Es war nur die falsche Sprache. Ich habe mal Anfang 2000 etwas mit Verilog gearbeitet. Besten Dank, auch an Lothar Rita

    FPGA, VHDL & Co. ·Rita P. · ·11 Antworten

  • Thread

    cos und sin mit Cordic für alle Quadranten

    machen soll. Hier im Forum habe ich bereits gesucht, doch kann mit den Lösungsansätzen nichts anfangen. Als Anfangswerte verwende ich x = 1 und y = 0. Muss ich diese für einen anderen anderen Quadranten anpassen? Oder muss ich doch den Eingangswinkel anpassen? Vielen Dank im voraus, steverino

    FPGA, VHDL & Co. ·steverino · ·11 Antworten

  • Thread

    FPGA kein Done (serial mode)

    Ja am Anfang und am Ende sind leere Bytes. Bei steigender Flanke wird übergeben. Wie schon gesagt, auf den anderen Boards geht es! Ich glaube es liegt entweder am JTAG was an, was nicht soll, oder der FPGA

    FPGA, VHDL & Co. ·Frank · ·11 Antworten

  • Thread

    Multiplexer - SD Card - Richtung

    Hinweis, den du brauchst. Der FPGA kann prinzipiell keine bidirektionalen Leitungen Muxen (da hab ich anfangs Mist geschrieben). Wenn du ihn aber das Protokoll analysieren lässt, kannst du erkennen, wann es in welche Richtung gehen muss. Dann ist aber auch das Umschalten der Select-Leitung nicht ganz einfach

    FPGA, VHDL & Co. ·Nik Nn · ·11 Antworten

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    Fehler durch Signalabgreifen

    counter<=1999; > end if; > end if; > end process; so sah es anfangs aus. da es nicht funktioniert hat habe ich es halt umgeschrieben. vielen dank für die antworten. wo die möglichkeit bestand habe ich die tipps umgesetzt bzw teile neugeschrieben. aber es ist

    FPGA, VHDL & Co. ·Flachmann · ·24 Antworten

  • Thread

    Flexible Delay Line

    Meine Fresse, mit dieser Beschreibung kann man ja supi was anfangen. Aus meinen 20 Jahren Berufszeit kann ich Dir 10 Varianten einer variablen delayline basteln, ich habe aber keine Lust alle Varianten hier aufzumalen. Wozu braucht eine Regelung überhaupt

    FPGA, VHDL & Co. ·joe · ·10 Antworten

  • Thread

    Levelshifter 3,3V <-> 1,8V

    Versandkosten sparen könnte. @ Atze vom Bau: mit deinem Bauteil kann noch nicht mal google was anfangen. Kann es sein das du dich vertippt hast?

    FPGA, VHDL & Co. ·Daniel S. · ·10 Antworten

  • Thread

    FPGA Board zur Bestellung gesucht ?

    die Marke zu binden (was bei mir auch geklappt hat) Ausser: man kann nix mit den WEB-Pack etc. anfangen und muss die Vollversionen haben (EDK oder (und) ISE). Wie ein Student an sowas kommt überlass ich eurer Vorstellungskraft;-)

    FPGA, VHDL & Co. ·debutant · ·9 Antworten

  • Thread

    Pseudozufallsgenerator/ Irreduzibles Polynom

    sinnvolle Auskünfte zu erteilen. Und das Niveau "singt" hier für uns nicht weiter, du hast es ja von Anfang an, ganz unten festgemacht.

    FPGA, VHDL & Co. ·Schoschi B. · ·10 Antworten

  • Thread

    loop-Schleife

    Für Anfänger mag es verwirrend sein, dass nur ein kleiner Teil von dem das VHDL an Beschreibungsmöglichkeiten zulässt, synthesefähig ist. Ziemlich von Vorteil ist es, wenn dass was man synthesefähig beschreibt

    FPGA, VHDL & Co. ·Bustle · ·10 Antworten

  • Thread

    VHDL-AMS Simulator gesucht

    gesucht, aber irgendwie führen dort alle Wege zum Simplorer. Ist wohl übernommen oder so. Werde mal anfangen mich reinzuarbeiten, sind ja doch recht komplexe Programme so auf den ersten Blick. Vielen Dank nochmal!

    FPGA, VHDL & Co. ·Gast39483 · ·10 Antworten

  • Thread

    Altera Stratix II EP2S60 Development Board

    handelt es sich einen TI DAC904 mit 14 Bit. Leider habe ich nicht alles verstanden, da ich Anfänger bin. Was bedeutet timing constraints? Wo kann man das in der Altera Quartus Software einstellen? Warum der Takt das SFDR Verhalten beeinflussen? Ich möchte eine Schaltung aufbauen, mit

    FPGA, VHDL & Co. ·Hi · ·10 Antworten

  • Thread

    Terasic DE0 SoC, sinnvoller Weg zur Kommunikation mit PC?

    programmieren muss, bzw Linux eigene Tools nutzt. Sie aus dem FPGA Teil zu holen kann einen Anfänger schon ordentlich beschäftigen.

    FPGA, VHDL & Co. ·Schmidt · ·10 Antworten

  • Thread

    FPGA design aufgabe

    Noch mal so was: signal scnt: integer range 0 to 2048; Extra ein neues Bit anfangen wegen einem einzigen Zählschritt?? Richtiger wäre wohl doch signal scnt: integer range 0 to 2047; Aus welchem Jahrhundert ist denn die IDEE (bzw. Denkweise) hinter dem Code? Mein Chef würde

    FPGA, VHDL & Co. ·Tobias · ·14 Antworten

  • Thread

    schnelles (100MBit/s und 20m) Interface ActelFPGA - PC gesucht

    direkt mit dem Ethernettranceiver. Das ist einfacher als man denkt. Ne kleine State Machine liest am Anfang ein paar Dutzend Konfigurtionsworte aus einem BRAM und schreibt sie in den Ethernet-IC. Fertig. Danach schreibt sie die Daten in den IC. Wenn die paar Logikzellen nicht mehr da sind ist das FPGA

    FPGA, VHDL & Co. ·Michael Born · ·14 Antworten

  • Thread

    I/O Constraints Intel

    Hm, kein vollständiges Wissen über SDF/SDC syntax vorhanden? man muß lediglich anfang und endpunkt des Pfades passend definieren https://www.intel.com/content/www/us/en/docs/programmable/683068/18-1/using-timing-constraints.html Beispiel: [code] set_net_delay -from reg_a -to reg_c

    Notwendigkeit dies zu constrainen. Bradward B. schrieb im Beitrag #7907291: > man muß lediglich anfang und endpunkt des Pfades passend definieren Ok, naja geht dies irgendwie automatisch mit TCL? Oder muss Manuell für jedes I/O aus dem RTL Viewever der Name des PIN sowie destination das erste dazugehörige

    FPGA, VHDL & Co. ·Max M. · ·4 Antworten

  • Thread

    Wie groß ist mein Design so im Vergleich?

    Ich hab eine Webapplication gebaut, die hat 60k Zeilen ... Was soll jemand mit der Information anfangen?

    FPGA, VHDL & Co. ·Matthias · ·13 Antworten

  • Thread

    Kaputter CAN am Zynq

    anderes Signal heraus. Das Signal schaut besser aus, ist aber immer noch kein gültiges CAN-Signal. Am Anfang sieht es noch richtig aus (SCR07.PNG), aber dann wird es zum PWM-Signal mit doppelter Bitzeit. Das PWM-Signal bleibt solange (SCR06.PNG), bis die Rx-Leitung abgesteckt wird. Die Screenshots wurden

    FPGA, VHDL & Co. ·Fabian S. · ·13 Antworten

  • Thread

    Bit verschieben VHDL

    nie std_logic sein, sondern immer bit! Desweiteren ist es wichtig ein ResetBit zu haben. Zu Anfang gibt es ja keinen definierten Zustand, sondern alles hängt irgendwie in der Luft rum

    FPGA, VHDL & Co. ·Richard B. · ·13 Antworten

  • Thread

    HDMI Video aus FPGA

    keine "schoenen" Einsen und Nullen mehr an. Von so Sauereien wie HDCP will ich aber mal garnicht anfangen und auch Audio (de)Embedder sind bisschen mehr als 5 Flipflops und 3 Gatter. Gruss WK

    FPGA, VHDL & Co. ·Artix · ·13 Antworten

  • Thread

    Fehler Meldung

    modellieren (simulieren) versucht hat, und erzeugt die entsprechende Hardware dazu. Das Problem für Anfänger ist oft, daß VHDL viele Freiheiten bietet. Nicht alles, das man in VHDL gültig beschreiben kann, entspricht auch einer Hardware. Z.B. kann man in VHDL Dateien lesen und schreiben, aber eine Hardware-Schaltung

    FPGA, VHDL & Co. ·Absolut Beginner · ·21 Antworten

  • Thread

    XC3S500E Ausgang setzen

    alten Synopsis-Bibliotheken gehen leider nicht sauber mit den Datentypen um. Dies verwirrt gerade Anfänger sehr. Dummerweise finden sich im Netz und in Büchern noch viele "vergiftete" Beispiele. Immerhin gibt es erste Besserung in den "Language Templates" bei Xilinx... [1] http://www.lothar-miller.de

    FPGA, VHDL & Co. ·sw1ft · ·12 Antworten

  • Thread

    Signal per Taktflanken setten/resetten

    end if; end process; leds <= sr; end Behavioral; [/vhdl] Ein paar Tipps für Anfänger: Es gibt nur 1 Takt im Design. Es wird nur 1 Flanke dieses Takts abgefragt (rising oder falling). Es gibt keinen (und schon gar keinen asynchronen) Reset. Es wird jedes asynchrone Signal mit

    FPGA, VHDL & Co. ·Thaddäus · ·12 Antworten

  • Thread

    spartan 3 - global clock buffer inputs

    Hallo, ich bin noch ziemlich am Anfang der großen FPGA-Welt und bin auf ein Problem gestoßen, bei dem ich Eure Hilfe gebrauchen könnte. Ich möchte gern mein Spartan 3 Board (von Digilent) mit einem externen Takt (3,3 V - 8,8 MHz) ansteuern

    FPGA, VHDL & Co. ·Ramon F. · ·11 Antworten

  • Thread

    Spartan-3 Starter Kit Demo Programm

    anders. Aber es funktioniert. Dennoch ist mir das viel zu umständlich. Ich glaube, da lade ich am Anfang die Konfiguration doch noch direkt über JTAG auf den FPGA.

    FPGA, VHDL & Co. ·Flo · ·11 Antworten

  • Thread

    steigende und fallende flanken

    fallender Taktflanken. man kann ja für prozesse den Takt clk in die sensitivity-Liste legen und am anfang des Prozesses clk'event and clk='1' bzw gleich rising_endge(clk) schreiben. Analog verhält sich das für fallende Flanken -> falling_edge. Aber wie kann man denn Synthetisierbaren VHDL-Code schreiben

    FPGA, VHDL & Co. ·René · ·11 Antworten

  • Thread

    PWM über eine Logic

    mit ein bis zwei Clock-Domains lösbar ist. 2*(2^11)*100KHz=409,6MHz. Von wo her kommt die 2* am Anfang? Das ist doch ein PWM und kein Takt. Vielleicht geht das: Der Speed-Eingang geht als Eingang in den Strobegenerator. Bei einem Strobe wird aus dem Sinus-ROM der PWM Wert gelesen, + AdressAddierer

    FPGA, VHDL & Co. ·Rouven Dü · ·11 Antworten

  • Thread

    Co-Simulation mit open source

    arbeiten mit ihren eigenen Forks, die Fuehrung scheint sich ausgeklinkt zu haben. Darum: Fuer (Python-)Anfaenger unter argem Vorbehalt.

    FPGA, VHDL & Co. ·Tobias (. · ·11 Antworten

  • Thread

    Altium Designer und Dateizugriffe mittels C

    Danke @ Lothar Miller, damit kann ich was anfangen. Spaeter mehr.

    FPGA, VHDL & Co. ·Chris Kl · ·17 Antworten

  • Thread

    Compiler schreiben/anpassen? (FPGA-CPU-Thread)

    Drachenbuch habe ich gelesen, das Buch geneignet zu Grundlage, in der Praxis kan man nicht anfangen, wenn due ein neue Sprache, Parser schreiben willst ANTLR (www.antlr.org) hilft viel.

    FPGA, VHDL & Co. ·AooA · ·10 Antworten

  • Thread

    CPLD, FPGA-Entwicklung

    mehr und schneller als im normalen Englischunterricht. Zur Programmierung in VHDL empfehle ich zu Anfang das Buch VHDL Synthese vom Oldenburgverlag. Nicht vom Preis abschrecken lassen. Die Sprache ist auch schnell erlernt und sehr einfach und sehr gut strukturiert. Angefangen hab ich ebenfalls mit dem

    FPGA, VHDL & Co. ·Stefan Helmert · ·10 Antworten

  • Thread

    Frequenzmessung mit FPGA

    Hallo Leute, da ich in VHDL ein blutiger Anfänger bin, bräuchte ich mal eure Hilfe. Ich arbeite mit Spartan 3 von Xilinx (50 MHz Quarz). Ich möchte einen Frequenzeingang an meinem FPGA reservieren, der ein offsetbehaftetes Rechtecksignal mit einer

    aber ich würde mich do gerne in VHDL einarbeiten. Leider kann ich mit deinen Angaben nicht viel anfangen. Vielleicht gibst du mir noch einige Tipps mehr. Würde mich freuen. Gruß Daniel

    FPGA, VHDL & Co. ·Daniel · ·3 Antworten

  • Thread

    Wie bei I2C Modul Temp auslesen

    DS1631Z Temp Sensor an den I2C Bus bringt. Nun habe ich aber überhaubt gar keine Ahnung wie ich das anfangen soll. Hardware ist http://www.shop.robotikhardware.de/shop/catalog/product_info.php?cPath=64&products_id=10 http://cctools.hs-control.de/artikel/index.php?artikel=1311 Danke und Gruss

    siehe µC & Elektronik) 2.) Ohne jegliches Know How solltest du erstmal mit kleinen Schritten anfangen. Schau dir erstmal das Tutorial für AVR´s hier bei Mikrocontroller.net an 3.) Viel erfolg :-)

    FPGA, VHDL & Co. ·DirkS · ·3 Antworten

  • Thread

    Pipeline Struktur

    Zwischenergebnisse, die schnell genug abgearbeitet sind. Dadurch ergeben sich ein paar Takte Latenz vom Anfang bis zum Ende, aber am Ausgang der 'pipeline' eine Aktualisierungsrate mit dem hohen Takt. Schön das könnte auch aus Wiki sein (wenn das den Kern überhaupt trifft) Da ich mich in die wundersame fpga

    FPGA, VHDL & Co. ·Frank · ·15 Antworten

  • Thread

    counter vhdl

    das verstanden habe. Das NEC Signal ist realtiv simpel, es fehlt hier noch, dass der 9ms Puls am Anfang zur Synchronisation verwendet wird. Schön erklärt ist das dort: http://www.sbprojects.com/knowledge/ir/nec.htm Ich habe das mit dem NEC-Signal auf meiner todo-Liste und werde es die Tage mal durchkneten

    FPGA, VHDL & Co. ·inga · ·15 Antworten

  • Thread

    soc-lm32 tut nicht so richtig

    zugegeben. Angehaengt habe ich mal die (stark reduzierte Testbench-Ausgabe. Kann jemand was damit anfangen? Gibt's hier sonst noch jemanden der das soc-lm32 benutzt? Ich bin etwas ratlos, hat jemand Tipps was falsch laeuft? Joerg? :-) Sebastian Kommandos an den Bootloader, ein Ausschnitt aus meiner

    FPGA, VHDL & Co. ·Sebastian B. · ·15 Antworten

  • Thread

    Timer richtig programmieren

    Hi Ich bin auch erst am Anfang mit meinen uC-Programmierkünsten. Einfache Beispiele zu neuen Themen finde ich jeweils auf der Herstellerseite als Application Notes (Texas Instuments, MSP430). Zudem werden in den Datenblättern, bei

    Es ist für mich als Anfänger doch ziemlich schwer, da durchzublicken. Ich bräuchte ein Programm, indem eine LED an PortB 0 blinkt ( durch Timer gesteuert ) . In diesem Programm sollte nur makiert sein, wo ich den Wert für

    FPGA, VHDL & Co. ·Sven Löffler · ·3 Antworten

  • Thread

    NIOS und SoftCores allgemein als DSP-Ersatz

    Register-Interface an einen uC (oder off the shelf softcore) ranbacken, und dann in einem späteren Schritt anfangen, Opcodes zu definieren. Sonst bin ich auch der Meinung einiger Diskussionsteilnehmer, dass es schwer ist, eine vernünftige Aussage zu machen, ohne das eigentliche Programm (die Berechnungen) zu

    FPGA, VHDL & Co. ·H. G. · ·23 Antworten

  • Thread

    wie in Materie einsteigen?

    rumfahren. Das wäre mir z.B. nicht wichtig. Es ist einfach schöner (und damit frustbefreiter), wenn am Anfang alles hübsch auf einer Platine ist und /sicher funktioniert/ (weil richtig angeschlossen). Das spart gleich mal eine durchgemachte Nacht ;-) >> Du hast gute Chancen, die Latte gleich nach dem Anlauf

    FPGA, VHDL & Co. ·Anfänger · ·13 Antworten

  • Thread

    Synthesefreundlicher VHDL-Code

    gut > zu nutzen. Ich muß Harald recht geben, denn ich sage es auch immmer selber: Für einen Anfänger reicht die D-FF und Kombinatorik-Denkweise sehr weit. Denn dann schreibt er schon mal nicht so seltsame Prozesse wie: [vhdl] -- Lach jetzt nicht: Das ist VHDL... -- Nur eben nicht synthetisierbar

    FPGA, VHDL & Co. ·xst · ·13 Antworten

  • Thread

    FiFo-Datenübernahme und -Datenausgabe mittels eigener Takte

    übernimmt jedesmal die Daten am DIN wenn ein Clk kommt und WriteEnable = 1 ist. Das hat mein Code am Anfang auch. Dachte, dass wäre ein Fehler und deswegen hab ich mit der Flankenerkennung rumgespielt. Das hat dann nicht so richtig geklappt weil ich das Timing der anliegenden Daten nicht so recht beeinflussen

    FPGA, VHDL & Co. ·Martin · ·13 Antworten

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    Radiant: Place & Route schlägt fehl

    Hallo zusammen, ich bin absoluter FPGA-Anfänger und versuche mich gerade an einem UPduino-v3.0 mit Radiant. FPGA ist ein Lattice UltraPlus ICE40UP5K. Das Beispiel unter https://github.com/tinyvision-ai-inc/UPduino-v3.0/tree/master/RTL/radiant-reveal

    Sven S. schrieb im Beitrag #7746229: > Hallo zusammen, > > ich bin absoluter FPGA-Anfänger und versuche mich gerade an einem > UPduino-v3.0 mit Radiant. FPGA ist ein Lattice UltraPlus ICE40UP5K. > > Das Beispiel unter > https://github.com/tinyvision-ai-inc/UPduino-v3.0/tree/master

    FPGA, VHDL & Co. ·Sven S. · ·4 Antworten

  • Thread

    FPGA auslesen mit C-Programm

    würde gerne Schritt für schritt in die Sache einsteigen, aber ich weiß nicht womit ich am besten anfange um schnelstmöglich das gegebene Ziel zu erreichen. Vielen Dank für eure Hilfestellung!

    FPGA, VHDL & Co. ·Ciggy Alfa · ·10 Antworten