Suchergebnisse für "anfänger"

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3013 Treffer für anfänger Suchergebnisse für "anfänger"

Relevanz Datum
  • Thread

    FIFO "verliert" bei clock domain crossing die ersten 4 Takte

    FIFO intern die Eingänge synchronisiert - und dass dies der Grund für die 4 "verlorenen" Takte am Anfang ist. OK, ist relativ unwahrscheinlich, wenn man etwas länger darüber nachdenkt - hätte aber sein können... Ich werde nun mein Design überdenken - und schauen, wie ich die zwei Clockdomains ordentlich

    FPGA, VHDL & Co. ·Andreas N. · ·10 Antworten

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    BPI Flash an XC3S500E anschliessen

    Hm, anscheinend musst du bei dem Xilinx Tipp da bei 4. anfangen, wenn du kein ELF File hast. Der FlashWriter ist wohl beim EDK dabei. Dazu brauchst du die System oder Embedded Edition.

    FPGA, VHDL & Co. ·sw1ft · ·10 Antworten

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    rst auf '1' setzen ?

    probably go to 1 '-': Don't care. Alle nicht initialisierten std_logic Signale sind am Anfang 'U'.

    FPGA, VHDL & Co. ·rub · ·10 Antworten

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    Was kann man mit diesem Arria IIGX Board so machen?

    ?_trksid=p2060353.m1438.l2649&ssPageName=STRK%3AMEBIDX%3AIT Kann man mit dem Board irgendwas anfangen? Sie hat komischerweise relativ wenig IO, die auch nicht so einfach zugängig sind. Für welche Anwendungen ist das Board geeignet/bzw nicht geeignet? Was für ein Bard könnt ihr mich sonst empfehlen

    FPGA, VHDL & Co. ·PID · ·10 Antworten

  • Thread

    Promfile Formatter in ISE11.1 geht nicht

    Weiter unten hat sich noch ein Byte geändert - mehr nicht. Kann hiermit vielleicht jemand was anfangen? Danke und Gruß, Andreas

    FPGA, VHDL & Co. ·Andreas N. · ·10 Antworten

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    Ausschluss von life support apllications

    Vor langen langen Jahren - ca. Anfang bis Mitte der 1970er - erschien eine erste Presse zur Blechverarbeitung, die software-gesteuert war. Der TÜV ließ sich mühsamst vom Konzept dieser Software überzeugen: - 3 verschiedene Processor-Architekturen

    FPGA, VHDL & Co. ·Martin · ·10 Antworten

  • Thread

    Geschwindigkeitsvorteil Virtex6 zu Virtex 4 und Evalboard

    Das ist richtig, bin auf dem Gebiet auch totaler Anfänger und hab den Code bisher nur übernommen. Aber beim compilieren steht da max. Frequenz 165 MHz. Das bedeutet doch, dass ich den FPGA nur so hoch takten darf, wenn ich keine Fehler riskieren möchte,

    FPGA, VHDL & Co. ·A. W. · ·10 Antworten

  • Thread

    Wie synthetisiere ich mit Kommandozeile

    persönlichen Bedürfnisse angepasstem Makefile sind die öfter geänderten Einstellungen alle am Anfang der Datei zusammengefasst und können so sehr schnell überblickt werden und müssen nicht durch wilde Klickerei zusammengesucht werden. Der beim ISE eingebaute Texteditor ist auch nicht so toll

    FPGA, VHDL & Co. ·Christian Peters · ·10 Antworten

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    Frage zu Benutzung des CLK beim CPLD im Vergleich zu einem FPGA

    z.B. das Synchronisieren der Eingänge, und wie Lothar immer so schön sagt das ein Design für den Anfang nur einen Takt haben sollte, und das man Variablen erst mal nicht braucht :o) Ich sehe das Problem bei der Herangehensweise. Wenn jemand noch nicht mit CPLDs und FPGAs gearbeitet hat, aber Kenntnisse

    FPGA, VHDL & Co. ·Michael F. · ·10 Antworten

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    State Machine erkennt Quartus nicht

    to_unsigned(0, bitdepth);" und schreibst stattdessen "countval <= 0;". Zudem ist endcount am Anfang nicht definiert und wird auch nicht von einem der Resets behandelt. Und letztendlich ist diese Entprellgeschichte eine reine Zufallsfunktion, denn der Zähler countval läuft eigentlich dauernd

    FPGA, VHDL & Co. ·D. C. · ·10 Antworten

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    FPGA mit internem Flash

    Hallo! Danke für eure großartigen Antworten und Hilfen. Ich stehe bei VHDL gerade noch am Anfang. Mir erscheint diese Sprache sehr viel umfangreicher, als z.B. C. Auch ist das mit den sequenziellen und parallelen Abläufen nicht ganz so einfach. Ich weiß, dass man mit VHDL ganze Prozessorkerne

    FPGA, VHDL & Co. ·Martin · ·10 Antworten

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    CRC5 USB - wie geht das?

    11111" vorbelegt wird. Da man zum Schluss noch die CRC invertieren muss mach ich das auch gleich am Anfang. 0000 1110 010 00000 1111 1000 000 11111 (die 5 Einsen am Anfang für die vorblegeung die 5 zum Schluss für das invertieren) --> 1111 0110 010 11111 1001 01 -------- 110 001

    FPGA, VHDL & Co. ·Gerd · ·3 Antworten

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    PciExpress - Testbench

    ausserdem was aus dem Core herauskommt wenn sie Ihre Transaction-Layer Pakete selber anlegen. Ganz am Anfang hat es nur das geschehen protokolliert und im Konsolen Fenster ausgegeben. Im Lauf der Zeit, und weil ich es selber für Projekte gebraucht habe, wurde ein ganzer VHDL BFM mit Checker und die Möglichkeit

    FPGA, VHDL & Co. ·Volker123 · ·13 Antworten

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    primzahlengenerator in vhdl

    , auf euer Anraten hin habe ich mir den Reichardt/Schwarz aus der Bib geliehen. Irgendwann am Anfang (S. 67) steht folgende Aufgabenstellung "Entwerfen Sie einen taktsynchronen Primzahlengenerator: Die Primzahlen {1,2,3,5,7,11,13} sollen bei jeder ansteigenden Flanke des Taktsignals CLK am dual

    FPGA, VHDL & Co. ·Armin · ·13 Antworten

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    Verbindung von Regional auf Global Clock Netzwerk

    nicht, dass das möglich ist - aber genau so wollte ich es auch. Mir hat die Idee mit dem DCM von Anfang an gefallen, aber nicht so, dass es zwei "parallel" zu taktende Netzwerke gibt. Wenn ich nun mit dem DCM auch die IDDRs takte und die IODELAYs all auf null setze, meldet ISE ein Timing Error:

    FPGA, VHDL & Co. ·Simon D. · ·13 Antworten

  • Thread

    CPLD - ATF1502, 5M40ZE64(MAX V) oder LC4032 (ISP Mach 4000)

    sympatischten, auch wenn es Euch > die Zehnägel aufrollt bei dem Gedanken. Irgendwo muss man ja mal anfangen :-) Schematic entry schränkt einem halt sehr schnell ein im Vergleich zur HDL. Gleich alles miteinander zu lernen (FPGA Toolchain, HDL, Simulation) ist natürlich ein grosser Schritt, den zu zerlegen

    FPGA, VHDL & Co. ·M. K. · ·13 Antworten

  • Thread

    syntax error bei Lattice Diamond

    geschrieben. Es sind ja nicht die Regeln, sondern die Erfahrung, die lehrt, das variables von VHDL-Anfängern sehr oft falsch verstanden benutzt werden, was zu einer vermeidbar unnötig langen Lernphase führt. Ist vielleicht wie mit 'goto', - das ist auch ein reguläres Sprachmittel in C, trotzdem wird

    FPGA, VHDL & Co. ·April206 · ·13 Antworten

  • Thread

    Prozess mit kombinatorischer und getakteter Logik

    besser, weil man direkt gesehen hat, was wo langgeht. Eigentlich [tm] dollte man mit VHDL NICHT anfangen, bevor man nicht die graphische Methode bis zu ein bestimmten Punkt geübt und WIRKLICH verstanden hat. Dazu reichen auch einfache Schaltungen. Schau dir die Grundschaltungen der Meele, More und

    FPGA, VHDL & Co. ·Marius S. · ·16 Antworten

  • Thread

    Ältestes "FPGA"?

    nähesten käme, wären die FPLS. Du meinst Field Programmable Logic Sequencer wie 82S105A ? Gabs auch anfangs der Achtziger, siehe Blockbild. >Der ganze Webserver ist übrigens hochgradig informativ: >http://bitsavers.informatik.uni-stuttgart.de/ Guter Tipp, merk ich mir. > Offenbar wurde der Begriff

    FPGA, VHDL & Co. ·Burkhard K. · ·16 Antworten

  • Thread

    der die das

    eine Art Hausaufgabe sind! Das ist aufgrund der Fragestellung und der Definition .... ich bin noch Anfänger, relativ leicht zu erkennen! Ich finde, diese Hausaufgaben sollten hier nicht gelöst werden. Das hilft nur dem weiter, der sich hier etwas profilieren möchte, aber nicht dem, der diese Aufaben lösen

    FPGA, VHDL & Co. ·Kest · ·8 Antworten

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    Verilog Assembler (a<n) Abfrage durchführen

    inkludiert wird. Da ich mit dem Assemblerprogramm die PHI Funktion berechnen möchte, muss ich am Anfang eine Abfrage (a<n) machen. Jetzt möchte ich wissen, wie mache ich diese Abfrage am besten. Es wäre nicht so ein Problem, wenn ich mehr Befehle zur Verfügung hätte, aber die Vorgabe ist, dass es nur

    inkludiert wird. Da ich mit dem Assemblerprogramm die PHI Funktion > berechnen möchte, > muss ich am Anfang eine Abfrage (a<n) machen. > Jetzt möchte ich wissen, wie mache ich diese Abfrage am besten. Es wäre > nicht so ein Problem, wenn ich mehr Befehle zur Verfügung hätte, aber > die Vorgabe ist, dass

    FPGA, VHDL & Co. ·user0009 · ·3 Antworten

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    DDR-SDRAM an FPGA

    nicht auf Anhieb. Vielleicht ist es schon besser geworden, keine Ahnung. Aber zumindest war das ein Anfang. Bis zu der Inbetriebnahme bin ich aber nicht gekommen, das tolle Board wurde eingestampft :-o Zum Layout: Es war nicht besonders schwer. Dauert halt etwas, wenn man hunderte Wiederstände platzieren

    FPGA, VHDL & Co. ·Michael · ·12 Antworten

  • Thread

    JTAG-Player mit ATMEGA644 seriell

    mit dem TMS-TAB angesehen. In Google ist noch unter "JTAG Programmer Guide". Was wichtig am Anfang ist das der TMS auf 1 sitz und man die Clock-Leitung mindestens 8 mal ( CMD_BIT_LENGTH= 8) clockt, damit der initiiert wird. Das mit steigender Flanke also clock-High wird das DATA Bit an

    FPGA, VHDL & Co. ·Andre S. · ·12 Antworten

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    UHR mit VHDL

    end if; -- CLK'event and CLK = '1' End Process q; end UHR_3_behav; Ich bin Anfänger in VHDL und ich möchte eine Uhr in Spartan 3 testen (7 Segment) aber leider hat es nicht funktioniert weil ich bis jetzt nicht die Steuerung von 7 Segment(spartan3) verstanden habe. zu dem Programm

    @ VHDL Anfänger - Wo studierst Du ?

    FPGA, VHDL & Co. ·VHDL_ANFÄNGER · ·5 Antworten

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    Virtex 7 in 28nm wird gefertigt

    bezahlbaren FPGAs in 28nm > hergestellt. Eine Fertigungsumstellung ist ziemlich teuer und das Produkt anfangs u.U. nicht billiger in der Herstellung als auf der eingefahrenen Fertigung.

    FPGA, VHDL & Co. ·Johann · ·9 Antworten

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    Kaufberatung für Altera Board

    Interfaces sind im Endeffekt meist Widerstände und ein paar Transistoren ... für den Einstieg ganz am Anfang mag das Board sein Geld wert sein, sonst aber eher nochmal überlegen was man genau machen will.

    FPGA, VHDL & Co. ·der bachelor der bald master sein wird · ·9 Antworten

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    Speicherübersicht (Buch)

    jetzt sofort spezifische Datenblätter zu wälzen ist meiner Meinung doch recht hoch und ist für den Anfang zu speziell, da man eigentlich erstmal einen generellen Überblick braucht. Dazu gehören neben älteren Sachen auch neue Technologien (SRAM, DRAM, NVRAM, PRAM, ...). Dafür müsste es doch irgendein kompaktes

    FPGA, VHDL & Co. ·jan jan · ·9 Antworten

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    Cyclone II FPGA Starter Board: VGA und NIOS II

    brauchst": VGA-Ausgang, PS2-Eingang und einen Prozessor, der sich in C programmieren lässt. Als FPGA-Anfänger war mir nicht klar, dass man für den NIOS II Prozessor eine Lizenz braucht. Wenn nach einer Stunde bei uns im Laden das Licht ausgehen würde, nur weil die Demo-Zeit abgelaufen ist, ist das sehr unpraktisch

    FPGA, VHDL & Co. ·Wolfgang M. · ·9 Antworten

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    microblaze getting started

    Mit dem 3E würde ich jetzt nicht mehr anfangen, die sind schon arg alt. Die Spartan6 sind da schon aktueller. Das Problem ist eher, dass es den Microblaze nur im EDK gibt (ISE ist ja kostenlos). Das kostet ~500$. Es gibt auch ein S6-Board mit

    FPGA, VHDL & Co. ·ruediba · ·9 Antworten

  • Thread

    VHDL: Altera lpm_ram benutzen unter Quartus 2 3.0 ?

    Danke xman, hat funktioniert. Nun gehts weiter, bis Anfang des Semesters möchte ich in VHDL und Quartus fit sein ;-) Henrik

    FPGA, VHDL & Co. ·Henrik · ·9 Antworten

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    Taugt dieses FPGa Board was?

    Download-Cable-Programmer-/141809459257?hash=item210480a039:g:E5wAAOSw8-tWa7Xp Reicht das für den Anfang erstmal oder komme ich damit zu schnell an die Grenzen? Taugt das ganze was? Eine wirkliche Dokumentation mit Pinbelegung konnte ich nirgendwo finden! Oder sollte ich lieber in ein teureres Board

    FPGA, VHDL & Co. ·M. · ·14 Antworten

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    Zählgrenzen als Input

    Signalen, Konstanten und > Variablen sein lassen. Ganz wichtig: beim "sein lassen" von hinten her anfangen...

    FPGA, VHDL & Co. ·Sophie G. · ·11 Antworten

  • Thread

    Wie 8kByte ROM beim AX8-Softcore?

    Thread hier: http://www.mikrocontroller.net/topic/91160 Vielleicht hat ja jemand Erbarmen mit einem Anfänger :) Danke und Gruß Benjamin

    FPGA, VHDL & Co. ·Benjamin · ·11 Antworten

  • Thread

    Von 7.1 Xilinx-ISE auf 8.1 Xilinx-ISE

    ERROR-Message eine WARNING-Message wird? Danke für eure Antworten. Bin leider noch ziemlich am Anfang. Tschüss, Martin

    FPGA, VHDL & Co. ·Martin · ·11 Antworten

  • Thread

    Clock Domain Crossing schnell zu sehr langsam

    gefunden, allerdings so abstrahiert, daß ich damit (jetzt, unter Zeitdruck) nicht so viel damit anfangen konnte. Wie lässt scih sowas in VHDL formulieren? Danke schon einmal im Voraus. :-) Sarah

    FPGA, VHDL & Co. ·Sarah · ·9 Antworten

  • Thread

    LCD-Display am DE0-Board anschliessen 5 Volt oder 3,3 Volt

    welche IO-Spannung dein FPGA an den relevanten Pins hat. Und als Tipp: 5V FPGAs gibt es schon seit Anfang dieses Jahrtausends nicht mehr... peter schrieb im Beitrag #3656418: > Oder wer kann mir ein LCD 2x16 vorschlagen dafür welches mit 5/ 3,3 Volt > funktioniert. Wenn du (sinvollerweise) nur Zeichen

    FPGA, VHDL & Co. ·peter · ·9 Antworten

  • Thread

    JTAG USB Cable

    bisher nur an 3,3V-Systemen verwendet. Ehrlich gesagt kann ich mit dem Fernost-Nachbau auch mehr anfangen, denn da sind so viele vorkonfektionierte Stecker dabei, RM2,54 und RM2, Standardbelegung und ein Bündel loser Buchsen. Sowohl das "große" original USB-Platform cable, wie auch das kleine rote

    FPGA, VHDL & Co. ·Guy Ngamy · ·9 Antworten

  • Thread

    Xilinx Spartan IIE Clock

    auch besser >aus, wenn man die Features benutz, welche der Baustein bereits >mitbringt. Und Anfänger sollten tunlichst die Finger von Design mit mehreren unabhängigen Takten lassen. Wenn du einige Blöcke langsamer laufen lassen willst, nimm Clock Enable. MFG Falk

    FPGA, VHDL & Co. ·Torben · ·9 Antworten

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    Kompatibilität von Konfigurationsspeichern?

    den hauseigenen Speichern lesen kann? (Würde mich nicht überraschen ...) Ich bin kompletter Anfänger was FPGAs angeht, ich hatte nur mal ein wenig mit einem Basys3 Board herumgespielt aber noch nie "von Grund auf" selbst ein FPGA Board gebastelt.

    FPGA, VHDL & Co. ·Andre G. · ·9 Antworten

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    Nios2 und extern Mikrocontroller teilen gemeinsam ein SDR-SDRAM

    und nicht im SOPC Builder? Denn auch das Conduit von LED_pio wird hier nicht angezeigt. Am Anfang haben mich die vorhandenen Informationen auch etwas verwirrt. Einfach mal machen und mit dem LogicAnalyzer oder SignalTap schauen was passiert. Gruß, Michael

    FPGA, VHDL & Co. ·altera_user · ·10 Antworten

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    Artix7 MGT Versorgung

    sollte sich schon an die Guidelines halten und nur in begründeten Fällen davon abweichen. Gerade Anfänger sollten möglichst die Schaltung der Demobords in dem entsprechenden Bereich benutzen.

    FPGA, VHDL & Co. ·Felix S. · ·10 Antworten

  • Thread

    Videospeicher für Spartan 3E

    auch wieder drin. Ist allerdings nen ziemlicher Brocken... foerdert vielleicht die Uebersicht zu anfang nicht gerade. Mir hat das Paket aber sehr geholfen da es eine funktionierende Demoumgebung fuer das Spartan-3E Starter Kit enthaelt. Die kann man auf dem Board ausprobieren oder simulieren und sich

    FPGA, VHDL & Co. ·Matthias Kemper · ·10 Antworten

  • Thread

    Frequenzgenerator in VHDL

    Hallo, kann hier jemand einem Anfänger erklären, wie man einen Frequenzgenerator in VHDL realisiert mit folgenden Randbedingungen: * Einstellbare Frequenz im Bereich 0.05 Hz bis 1Mhz * Schrittweite/Auflösung: 0.01 Hz. Für Anregungen

    FPGA, VHDL & Co. ·Gast · ·10 Antworten

  • Thread

    Xilinx ISE: Gatter mit offenen Ein-/Ausgängen

    @VHDL-Anfänger Da das Design noch nicht fertig ist, geht das im Moment schlecht. Zweitens habe ich das Board nicht zu Hause und drittens ist ausprobieren nur zum Teil befriedigend, denn es heißt noch lange nicht

    FPGA, VHDL & Co. ·Whitespace · ·10 Antworten

  • Thread

    Hilfe bei VHDL für Schieberegister mit einigen Extras

    Hartnäckigkeit, aber ich möchte alle einfacheren Wege wirklich ausgeschlossen wissen, bevor ich anfange meinen Konzept aufwendig umzuändern. Ich habe viele Slaves auf längere Distanz mit differentieller Übertragung und jeder neue SS-Signal sind 2 Adern mehr (als Folge größere Stecker, mehr Platz auf

    FPGA, VHDL & Co. ·noips · ·15 Antworten

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    SRAM wird nicht gelesen vom DE1

    danke. Dann muss ich es nach den Takten im Counter aufteilen? "counter <= counter + 1;" ist ja zu Anfang gesetzt. Wie setze ich bitte jetzt den counter + einer Zeit in eine If um dieses zu setzen: sram_oe <= '1'; ? Gruss

    FPGA, VHDL & Co. ·Peter B. · ·12 Antworten

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    VHDL Grundlagen mininal CPU auf Spartan 6

    einfach VHDL Beispiele. Deshalb wollte ich mit einem einfachen RAM und der zugehörigen Testbench anfangen. Ich brauche erst mal 3 Module: Ein RAM, die CPU und einen Clk-Teiler für die CPU, damit ich sie runter bremsen kann und ein einfaches blinky läuft.

    FPGA, VHDL & Co. ·chris · ·12 Antworten

  • Thread

    Ausgang geht auf Undef Zustand

    denke mal es liegt an Deiner Simulation. Du must aufpassen dass Du mit der richtigen Clockflanke anfängst. Deshalb habe ich bei der zweiten Variante das Signal "S_OK" eingefügt. Somit müste es eigentlich funktionieren. Gruss Michael

    FPGA, VHDL & Co. ·Achim B · ·12 Antworten

  • Thread

    Modelsim Altera License

    ich schon oft und hab es einfach nicht gefunden. Bzw ich kann mit "FIXEDPC" und "FLOATPC" nichts anfangen ... Kann mir da jemand weiterhelfen? Im Voraus vielen Dank! [1]: http://www.altera.com/support/licensing/lic-index.html

    FPGA, VHDL & Co. ·2lazy2login · ·8 Antworten

  • Thread

    numeric_std - integer - Division durch 0

    Interesse: Seit wann geht das? ISE hat das sicher nicht gemacht, aber war das bei VIVADO schon von Anfang an dabei oder ist das erst in einer der letzten Versionen dazugekommen?

    FPGA, VHDL & Co. ·ein_Gast · ·9 Antworten