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Digitaler Rauschgenerator im FPGA
Bits werden dann unabhängig von einander zu Bytes zusammengebaut, wodurch prinzipiell auch lange Einsen- und Nullfolgen entstehen können. Dazu muss der asynchrone Takt allerdings vergleichsweise langsam abgetastet werden. Der freilaufende Zähler. Eine einfache Schaltung für den Bitgenerator in VHDL ergibt
bei Zustand 1 invertiert, was durch ein weiteres XOR realisiert wird. Damit unterdrückt eine hohe Zahl von Einsen sich selbst. Die statistische Verteilung der Zahlen wird damit quasi umgeklappt. Angenommen, ein asymmetrischer Generator liefert zu 60% Einsen und nur 40% Nullen, so würde ein weiterer Generator
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Adresierung USB-Hubs und Ports
welches ich beim Abschalten ("uhubctl -a off -l 1-1.1 -p 4") angebe? Nach -usb- kommen nur zwei Einsen vor. Ist die erste Zahl nach -usb- noch um eins zu erhöhen? Hardy