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VHDL
hauptsächlich zum Schreiben von Testbenches und Modellen verwendet. Näheres dazu im Artikel VHDL Testbench. Synthese. Bei der Synthese wird die Beschreibung von einer Synthesesoftware in eine Netzliste umgesetzt. Der grundlegende Unterschied zur Verwendung von VHDL als Simulationsprache besteht darin, dass man nicht
Ausnahme: I.d.R. sind nur auf Signalen und getakteten Prozessen basierende Modelle voll und leicht synthesierbar. Soll z. B. ein Modell in einem HIL System getestet werden, ist die Verwendung von Signalen mit entsprechender Berücksichtigung des timing angezeigt. Anfängerprobleme. Anfänger meinen oft, die