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Honeywell Rondostat HR20E per AVR steuern und konfigurieren
on send commands. Can you tell us, how you set up your terminal settings for the end of the line? When did you bought the module, what is its brand, what SW Version is displayed when you place the batteries and did you take a look to the board (does it look like this http://img407.imageshack.us/img407
versteht dann nicht was ihr hier schreibt. Please use english instead of german. I think it is good when jirji can read what you wrote. Artax
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ChipScope problem
ein State ging, den es garnicht gab und somit auch hingen blieb (hab auch sowas in meiner SM wie when others => State <= idel, dass hatte da aber keine Auswirkungen) Zu einen Punkt hätt ich gerne noch eine zweite Meinung. Der MPMC ändert laut Datenplatt seine Signale (auch Datenwort) mit der Steigenden
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Rigol DS1000 Serie
about all, then match those you find "by spec". Then try using the PC-interfaces, compare those when having found the matching "ultrazoom" types. Next option: compare the command list of those... Think it will take too much space here to list all numbers and ranges alltogether. Besides, not all
28 years now for say eight to ten scopes I handled and/or owned on a daily base). Besides, if and when necessary it's upto the distributor to handle repair, just as it is for "branded types", so I'm still not willing to pay more for internally identical products just because there's "some brand" on them
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Kommunikation mit UART um einen Register zu lesen
-------------------------------------------------------------- -- Mux1 reg_addr0 <= x"00000008" when reg_sel1= '0' else x"00000000"; --Mux2 rd_valid0 <= '1' when rxfifo_dat_int(0)= '1' else '0'; --Erst mal alles ruhigstellen: m_axi_lite_awaddr (3 downto 0) <= "0000"; m_axi_lite_awvalid <= '0'; m_axi_lite_wdata <= (others => '0'); m_axi_lite_wvalid <= '0'; m_axi_lite_wready <= '0'; m_axi_lite_bready <= '0'; --debug, an Pmod-Steckern angeschlossen: debug(0) <= rx; debug(1) <= '0';
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Frage zu SDRAM
> SDRAM_State <= CMD_INHIBIT; > SDRAM_IState <= X"ff"; > SDRAM_Addr <= (others => '0'); > rdata <= (others => 'Z'); Dies funktioniert zwar in einer Simulation; die Synthese muss hier ein Register aus 8-Flipflops für "rdata" bauen, aber kein Flipflop kann ein
Pins treiben. Die Zuweisung muss in VHDL dann in etwa so aussehen: [vhdl] rdata <= "ZZZZZZZZ" when (tristate_ein = '1') ELSE datenausgabe; [/vhdl] Um nun dein Problem zu lösen: eventuell geht es wenn du diese Zuweisung ein eigenes verilog Modul (wrapper) schreibst, welches dann das Verilog
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Bidirektionale Signale Pull - Down Widerstand notwendig?
ausgelesen wird. Den Treiber der Schnittstelle habe ich wie folgt deklariert: [vhdl] PA <= PORTA when DIRA = '1' else (others => 'Z'); [/vhdl] Im Gesamtsystem soll dann dieser Port entweder nur als Eingang bzw. nur als Ausgang genutzt werden. Eine Umschaltung im laufenden System soll nicht erfolgen
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/var/log/debug für Joachim B.
above the given level are logged. Messages are logged to a terminal window when running in the foreground, and to syslog when running as a daemon. wie schreibt man das hin, nicht ein Beispiel! debug=FATAL, -d=FATAL, -d FATAL, es gibt unzählige Möglichkeiten
.startsynergy.sh Da das Skript vermutlich Deinem Benutzer gehört und auch nicht für Group und Others les-, beschreib- oder ausführbar sein muß, würde "chmod 700 ..." ohne sudo hier völlig ausreichen. Nun, Du sagst, daß der synergyc nur dann wie wild loggt, wenn der "Server" nicht verfügbar ist.
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Clock Enable, wie macht man's richtig?
sogar so, dass man dieses Signal in jedem Modul neu generiert? [vhdl] eclk_25MHz_s <= eclk_25MHz when rising_edge(100MHz); [/vhdl] Viele Grüße Matthias
attribute keep of rst_s, eclk_25MHz_s : signal is "TRUE"; begin rst_s <= rst_100MHz when rising_edge(clk_100MHz); eclk_25MHz_s <= eclk_25MHz when rising_edge(clk_100MHz); [/vhdl] Nachteil ist nun, dass ich im ucf-File für jedes Modul einen separaten multi-cycle-contraint erstellen
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Verständnis Frage(FSM)!
state_type; begin ... process(clk) begin -- hier ist die FSM drin case current_state is when lese_bit => if counter < 16 then counter <= counter + 1; 16_bit_reg <= 16_bit_reg(14 downto 0) & bit_in; else reg_full <= '1'; counter <= (others=>'0'); end if; current_state
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VGA - Fortsetzung
; -- Wenn Position erreicht, Enable-Signal auf High setzen Text_on <= '1' when (Pos_x_l <= to_integer(unsigned(Pos_x))) and (to_integer(unsigned(Pos_x)) <= Pos_x_r) and (Pos_y_t <= to_integer(unsigned(Pos_y))) and (to_integer(unsigned(Pos_y)) <= Pos_y_b) else
signal RAM : Display_RAM_Type := ( "01000000", "01000001", "01000010", others=> (others=>'0') ); begin process(Clock) begin if(rising_edge(Clock)) then if(Read_Write = '0') then RAM(to_integer(unsigned(Read_Address
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smartctl Ausgabe für HDs und SSDs - Seek_Error_Rate
Attributes with Thresholds: ID# ATTRIBUTE_NAME FLAG VALUE WORST THRESH TYPE UPDATED WHEN_FAILED RAW_VALUE 1 Raw_Read_Error_Rate 0x000f 076 053 006 Pre-fail Always - 37529113 3 Spin_Up_Time 0x0003 100 100 000 Pre-fail Always -
Samsung, in der die Sachen erläutert werden: https://download.semiconductor.samsung.com/resources/others/SSD_Application_Note_SMART_final.pdf
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Phänomen bei PIC12F675 - ich versteh es nicht!
benutzt siehe in beigefuegter Datei ===============etwas was man verstehen und beachten sollte.... 3.When the PIC reads a port register, it doesn’t read the value in the “output latch” (i.e. the value you wrote to it). Instead, it reads the pins themselves – the voltages present in the circuit. ======
vom Eingang: "Read-Modify-Write Feature Some instructions that read a port read the latch and others read the pin. Read-modify-write instructions read the latch rather than the pin, and these instructions read a value, possibly change it, and then rewrite it to the latch."
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Parallel/Seriel Wandler, mit Convertierung von BIT_VERTOR zu STD_LOGIC
Entity definiert: ser_io : inout STD_LOGIC; [vhdl] if rising_edge(CLK) then when state_readdata => ser_io <= sig_datareg_in(15); sig_datareg_in(15 downto 1) <= sig_datareg_in(14 downto 0); sig_bit_cnt_int <= sig_bit_cnt_int + '1'; if sig_bit_cnt_int >= 15 then sig_bit_cnt_int <= (others => '0'); -- reset counter end if; end if; [/vhdl] Leider bekomme ich folgende Fehlermeldung: Cannot resolve indexed name (type std.STANDARD.BIT) as type ieee.std_logic_1164.STD_LOGIC.
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INOUTs von Component auf 'signal' von Top-Level Entity
bekannten "Z-Methode" mit dem INOUT verbindest, also data_in <= data; und data <= data_out when switch = '1' else others => 'Z';
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Treiber zentral inferieren?
instanziieren? Ja: den bidirektionalen Treiber eben... [vhdl] datain <= databus; databus <= dataout when enableout='1' else (others=>'Z'); [/vhdl] Und diese /datain/ und /dataout/ gibst du nach unten weiter.
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Frage zu Register und Clock
rising_edge(clk) then sync <= wr; sync1<= sync; end if; end; wr_fe <= '1' when sync1 = '1' and sync = '0' else '0'; process save(clk,reset) begin if (reset='0') then temp <= (others=>'0'); elsif rising_edge(clk) then if (wr_fe = '1') then
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Kickstarter: C.H.I.P 1GHZ A13 512MB DDR3 4GB Flash für $9
input, and a whole bunch of power rails in and out. Most of these are set by the processor, but others are still subject to change as we finalize part selections. We’ll post more specific pinouts and electrical specs when we have finalized the design for “Alpha” modules in September.
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Code übersetzen
'* Comments: * '* To help others to understand the kalman filter, I used one of * '* the most accessible sources with information on it: * '* http://en.wikipedia.org/wiki/Kalman_filter
is the derivative of the angle, called dotAngle. The bias is the * '* output of our gyro when the rotationrate is 0 degrees per second * '* (not rotating). Because of drift it changes over time. * '* So mathematically we just integrate the gyro (dt is timespan
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Ist Lesezugriff auf Cyclone II Memoryblock in einem Takt möglich
Verhaltensbeschreibung des RAMs habe ich für das Lesen folgendes zu stehen: -- Lesen vom RAM data <= q WHEN (wr = '0' AND rd = '1' AND cs = '1') ELSE (others => 'Z'); Wie beschrieben brauche ich bei meiner Simulation das zweite WAIT, um an das richtige Datum zu kommen: WAIT UNTIL rising_edge
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Lattice "BB"
Bidirektionalen Tristate Buffer für Xilinx beschreibe ich in VHDL so: [vhdl] pins <= dataout when dir=AUSGANG else (others=>'Z'); datain <= pins; [/vhdl] Dann übernimmt die Synthese automatisch die Instantiierung des Pintreibers (IOB). In Verilog müsste das doch so ähnlich auch gehen. Im
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I2C Master in VHDL
bit_to_send) > begin > if(delay_flag = '0') then > case i2c_state is > when ST_I2C_START_A => > SDA <= '0'; > SCL <= '1'; (...) > when others => > end case; > end if; > end process; Ich nehme mal an das deine Zielhardware
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Schaltung passt nicht in CPLD
addon_data_int(15 downto 0) <= data0_dac; end if; end if; end process; addon_data <= addon_data_int when wrfifo = '0' else (others => 'Z'); So wie Du es geschrieben hast, klingt es zwar logisch, entspricht aber nicht der Hardware. Grüße Klaus
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Syntaxfehler bei Simulation, kein Syntaxfehler bei Synthese
downto 0) & MOSI; -- wird MOSI eingetaktet end if; end process; MISO <= dsr(dsr'left) when SS='0' else 'Z'; -- und MISO aktualisiert [/vhdl] Dieser Code kommt Lothar Miller sicher bekannt vor... Ist das sauber, 3 verschiedene Signale in die Sensitivitylist zu packen? Das Design ist
Rechne einfach immer mit usigned oder integer: [vhdl] signal bitcnt: UNSIGNED(3 downto 0) := (others => '1'); : bitcnt <= bitcnt - 1; : Data_MOSI(to_integer(bitcnt)) <= MOSI; [/vhdl] Du wirst die passenden Zeilen in deiner Beschreibung schon finden...
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Suche Schieberegister und Transistor Array
applications. Caution: CMOS devices have input static protection but are susceptible to damage when exposed to extremely high static electrical charges.
http://www.futurlec.com/Others/UCN5841.shtml
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Was hört ihr für Musik ?
für Autofahrten ( wenn man auch mal gerne basslastige elektronische Musik hört ). VNV Nation "when is the Future".
I am a man who walks alone And when i'm walking a dark road Ducks are strolling through the dark When the beaks begin to change I sometimes feel a little strange A little anxious when there's ducks Fear of the duck x2 I have
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Liteplacer - kennt das jemand?
tolerance? About that. Also, passives are somewhat loose in their pockets, some brands more so than others. There is no correction for that, other than the automatic re-alignment during reflow. (I'm not sure about the true maximum tolerance, as I don't really know how to measure and specify it. The 0.1
a corner. With a table of part sizes, the machine now know the exact location of the part. 2) When pickign it up, the camera takes a snapshot of the part. Machine places the snapshot image to approximately right location, the user makes fine-tuning, if necessary. I have done some work towards this
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Xilinx Spartan 3an: Realisierung der Zeiten bei Displayansteuerung
fertig ist, wen juckt das schon. bsp : [vhdl] signal counter : unsigned(20 downto 0) := (others => '1'); ... wait until rising_edge(clk); ... counter <= counter +1; if counter = 0 then ...hier drinne den Zustandautomaten weiterschalten end if; [/vhdl] oder halt die Abfrage an jede
und dann noch 10 ns der Ausgang DB7-DB0 >> eingeschaltet sein müssen [vhdl] e_signal <= '1' when zustand=transmit and counter<(max-1) else '0' [/vhdl] jetzt nur exemplarisch, also das dieses Signal eben 1 Takt früher auf 0 geht als der Zustand umschaltet. Sowas kann man wunderbar außerhalb
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Spikes, Glitches
rising_edge(clk)) THEN counter<=counter+1; END IF; END PROCESS; q <= '1' when counter = "0011" else '0'; END Behavioral; Die Abfrage und damit auch der Ausgang q wird ja zu jeder Zeit, also taktunabhängig gesetzt, nun zu meiner Frage: Ist es möglich, dass die 4 FFs
counter : std_logic_vector(3 downto 0); begin BEGIN IF (reset = '1') THEN counter:=(others=>'0'); ELSIF (rising_edge(clk)) THEN counter:=counter+1; if counter="0011" then q<='1'; else q<='0'; end if; END IF; END PROCESS
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Über Mikrocontroller Beschleunigungssensor auslesen
define acc_z 7 #define read 7 void SPI_MasterInit(void) { // Set MOSI and SCK output, all others input DDR_SPI = (1<<DD_MOSI)|(1<<DD_SCK); // BMA020 ChipSelect is output (low active) DDR_SPI |= (1<<DD_BMA020_CS); // Deselect BMA020 PORT_SPI |= (1<<P_BMA020_CS); //
held high to ensure Master SPI operation. If the SS pin is driven low by peripheral circuitry when the SPI is configured as a Master with the SS pin defined as an input, the SPI system interprets this as another Master selecting the SPI as a Slave and starting to send data to it. [/code]
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Methode für relativ genaue Positionsbestimmung (im Garten)
Decawave and HERE intend to enter this partnership after seeing huge potential uses for our technologies when combined, including: tracking parts on factory floors, locating medical equipment in hospitals, precision guidance of package delivering drones and automated valet parking. READ THE PRESS RELEASE
improve location quality by detecting and mitigating multipath and unreliable data that may occur when the UWB signal is occluded. Anchors are precisely synchronized through a proprietary algorithm that enables large seamless networks in both coverage size and anchor count. The system can handle high
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Algorithmus in vhdl. Verbesserungen und Frage
downto 0); begin process begin wait until rising_edge(clk); case state is when idle => a <= unsigned(val1); --speicher ich die IMMER in ff wenn idle ist, oder reicht ein sichern wenn go gefunden wird? b <= unsigned(val2); if( go = '
--b <= unsigned(val2); state <= calc; ggt <= (others=>'0');--während berechnung läuft, alten Wert löschen Null anzeigen busy <= '1'; else busy <= '0'; end if; when
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CRS Robotics A255 Roboterarm
hopes that you review the updated Privacy Policy, as certain other updates apply to all listeners.And when the music was good, it made me think of Robert Plant as a sensitive human being, heck, just a real person, not a long haired stage muppet.Dan Moran, Lake County News-Sun , Moran Lake County looks to
Wearing the Inside Out , High Hopes.Some members started playing recently after a 20 year hiatus while others have enjoyed long and distinguished careers as amateur performers.As with so many genres, R B was originally a 1940s marketing term and referred to dance music marketed ostensibly to a black audience
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Elektronik-Kongresse, AI für Raspberry Pi und neuer Nordic-Mikrocontroller
the firm raised the cash at the same $500 million valuation it was worth in a 2021 funding round, when it brought in $45 million. Via https://www.cnbc.com/2023/04/12/sony-backs-raspberry-pi-with-fresh-funding-access-to-ai-chips.html [/c] ### Renesas – 22nm-Mikrocontroller im Sampling Wie im Bereich
2.4 GHz radio ensures the nRF54H20 SoC is the first in the world to offer -100 dBm RX sensitivity when receiving a 1 Mbps Bluetooth LE signal. [/c] Über die allgemeine Verfügbarkeit des Produkts gibt es derzeit noch keine Informationen – Nordic fordert interessierte Kunden dazu auf, mit ihrem Vertriebsbüro
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Daten eines Bitfeldes via for/Next nutzen
implementation-defined... Fields are assigned left to right on some machines and right to left on others. This means that although fields are useful for maintaining internally-defined data structures, the question of which end comes first has to be carefully considered when picking apart externally-defined
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Convert std_logic_to_integer
folgenden Workaround verwenden: [vhdl] constant rst_val_slv : std_logic_vector(0 downto 0) := (others => rst_val); signal cnt : natural range 0 to cnt_max := to_integer(unsigned(rst_val_slv)) * cnt_max; [/vhdl] Aber irgendwie ist das krank!
: integer range 0 to 255 := 16#55#*to_integer(def); begin wert <= 16#33#*to_integer(sel) when rising_edge(clk); o <= std_logic_vector(to_unsigned(wert,8)); end Behavioral; [/vhdl] Ergibt zusammen mit der Q&D TB [vhdl] LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.numeric_std.ALL
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Transistortester mit AVR Gesperrt
Hi Markus, I found bug. I put BS170 transistor, than tester displays gd = 231, when I part was turned 180 degrees, tester displays GDS = 213. Regards Freddy
BS170 it's my mistake, but when I put BF245 transistor, than tester displays gd = 231, when part was turned 180 degrees, tester displays GDS = 321.
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Dual Clock FIFO, wie Reset richtig verbinden? VHDL, Atrix7, Vivado
the almost empty threshold DATA_WIDTH => 18, -- Valid values are 1-72 (37-72 only valid when FIFO_SIZE="36Kb") FIFO_SIZE => "36Kb", -- Target BRAM, "18Kb" or "36Kb" FIRST_WORD_FALL_THROUGH => FALSE) -- Sets the FIFO FWFT to TRUE or FALSE port map ( ALMOSTEMPTY
starten zu lassen: [vhdl] signal reset_shreg : std_ulogic_vector(9 downto 0) := (others => '1'); signal reset : std_ulogic := '1'; signal reset_n : std_ulogic := '0'; -- reset_generator_p: process begin wait until
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AVR ATtiny13 I2C PCF8574 LCD Display Ansteuerung
improve may software because i fight with space code. Now software consumption less than 400bytes. When I use Attiny13 i need more for addicional code to implementing. This is temporary solution, but usefull. I don't know German language and i write in English.
further improved code example. Do you make PCB only for you own applications or do you also for others? I have a friend here, who is a native Polnish from Gorzyce in southern part of Polonia. He did the translation. Unfortunately I did not learn your language. Best regards Joe
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IO-Problem : 2 Treiber simulieren
AddrOut : OUT std_logic_vector(15 downto 0); end...; : : AddrOut <= Addresse when (IchBinAmBus='1') else (others=>'Z); : [/vhdl]
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VHDL - Division von Integern zu Float
code gelesen, ich bin nicht so die leuchte.... ich fand die stelle sehr kompliziert. <= '1' when i_start = '1' or s_counter > 0 else '0'; ich habe noch eine frage... https://www2.cs.sfu.ca/~ggbaker/reference/std_logic/1164/std_logic_vector.html heißt das, ich kann die einzelnen bits
Okan M. schrieb im Beitrag #6974484: > ich fand > die stelle sehr kompliziert. > > <= '1' when i_start = '1' or s_counter > 0 else '0'; Das ist nur eine andere Schreibweise für 'if'. Außerhalb von Prozessen ist 'if' nicht nutzbar. Im Prozess würde das so aussehen: [vhdl] process begin
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64 Bit zu 4*16 Bit Schieberegister
schieben und die naechsten 16 Bit auslesen usw.. Versucht habe ich es wie folgt: [vhdl] prc1: ... when READ => EP68_RD <= "00"; if WORD_OUT = 1 then -- Reset Value von WORD_OUT ist '1' if USB_ADR_I(0) = '0' then -- read data from EP6 EP68_RD <= "10"; LOCAL_RD_DATA <= EP6_DATA_O
= EP_RD_DATA(47 downto 0) & x"0000" CNT_SHIFT_O <= CNT_SHIFT_O + 1; else CNT_SHIFT_O <= (others => '0'); WORD_OUT <= '1'; end if; ... [/vhdl] Kompilieren tut es aber irgendwie meckert Synplify rum: Pruning Register S_USB_DATA Pruning Register EP_RD_DATA Optimizing register S_USB_DATA
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Grenzen der Frequenzteilung?
beläuft sich also nur auf diese paar Zeilen: [vhdl] signal akku : unsigned (19 downto 0) := (others->'0'); constant wunschfrequenz : unsigned (19 downto 0) := x"00001"; -- bezogen auf 2^20 = 1048576 ! akku <= akku + wunschfrequenz when rising_edge(clk1MHz); -- hochzählen ausgang <
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INOUT Synchronization?
Tristate-Buffer wesentlich kompakter und generischer so beschreiben: [vhdl] cf_dat <= datout_buf when dat_en='1' else (others=>'Z'); i_cf_dat <= cf_dat; [/vhdl] Cihan Kalayci schrieb im Beitrag #3133694: > Muss man diesen Vektor nun nochmal über 2 Pipelines einsynchronisieren Nein. Es bringt
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Begrenzung des Einschaltstromes eines Wechselrichters
the lowest VGS(th) starts to conduct channel current first. It dissipates more power than the others and heat up more. Its VGS(th) decreases even further which causes it to enhance further. This unbalanced heating causes the hottest MOSFETs to take a greater proportion of thepower (and get even hotter
unsustainable and can result in MOSFET failure if the power is not limited. Great care is needed when designing paralleled power MOSFET circuits that operate in the partially enhanced (linear mode) condition." Uwe
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Zählen bei Ereignis
edge : std_logic; signal delay_reg: std_logic; signal edge_cnt : unsigned(3 downto 0) := (others=>'0'); process begin wait until rising_edge(clk); delay_reg <= strobe; end process; edge <= (not delay_reg) and strobe; ... process begin wait until rising_edge(clk)
-- Schieberegister für asynchrones Eingangssignal begin sr_button <= sr_button(0) & BUTTON when rising_edge(clk); -- Signal einspeichern und einsynchronisieren count: process(clk) begin if rising_edge(clk) then if sr_button = "01" then -- gewünschter Pegelwechsel am BUTTON erkannt
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Bidirektionaler Bustreiber mit InOut und Tri-State
Erachtens ist es dann einfacher und verständlich im TopLevel Design zu schreiben: Pin <= DataOut when Enable = '1' else (others => 'Z'); In jedem Fall ist das Modul von Christian ein bischen irreführend, weil man meinen könnte, nach der Taktflanke ist immer nach der gleichen Verzögerung der Ausgang
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Neue PC-Standards, Exportbeschränkungen, Funkmodule und Messtechnik
Nikkei (siehe https://asia.nikkei.com/Spotlight/Supply-Chain/China-slows-supply-chain-shifts-by-Apple-others-as-Trump-2.0-looms) dafür sorgen, dass die Exporte von Fertigungs-Anlagen wesentlich erschwert ausfallen: [c] The tighter customs checks are related to dual-use technology export controls Beijing
Label. The new specification will be available to all HDMI 2.x Adopters and they will be notified when it is released in H1 2025. [/c] ### Lesestoff, zur Ersten - alles über Terraingenerierung. Egal ob es um die Anzeige realistischer Hintergründe oder die automatische Generierung von Spielwelten
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switch-case Problem
COL_ROW_BUTTONS - 1 downto 0); begin if reset_i = '1' then s_pressed_button <= (others => '1'); elsif clk_i = '1' and clk_i'event then case s_column_buttons is -- hier gibt er mir die Fehlermeldung aus when "1110" => ..... end case
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ise 6.3 behavioral simulation
architecture Behavioral of teilen is signal hilfe_int : std_logic_vector(tv downto 0) := (others=>'0'); begin OUTP <= hilfe_int(hilfe_int'left) when EN = '0' else 'Z'; process(CLK) begin if(rising_edge(CLK)) then hilfe_int <= hilfe_int + 1; end if; end process
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Neue AVR-Tools freigegeben
baud-rate tolerance (2 % by default), and also automatically suggesting the use of the U2X bit when it's necessary in order to achieve the baud-rate tolerance. . An <util/atomic.h>, also contributed by Dean Camera. This offers a nice wrapper to make certain brace-blocks in an application
respectively. This includes updating the patches contained therein, which are apparently used by others as reference for own porting efforts. I'd like to thank everyone who contributed to these efforts! Thank you, merci, gracias, danke schoen, mange tak, spasibo bolshoye!