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Der vhdl-Schnipsel-Anfängerfragen Thread
ich direkt noch los werden weil ich sie auch in einem Codefragment gesehen habe. Ich habe ein internes Signal [vhdl] signal xyz : STD_LOGIC_VECTOR(3 downto 0) := "0000"; [/vhdl] a) ist das "Initialilsieren" auch für synthetisierte Hardware gültig? b) wie schreibe ich das in Abhängigkeit mit
J.H. schrieb: > Ich habe ein internes Signal > [vhdl] > signal xyz : STD_LOGIC_VECTOR(3 downto 0) := "0000"; > [/vhdl] > > a) ist das "Initialilsieren" auch für synthetisierte Hardware gültig? Bei Xilinx ja. Die Inistialisierung
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ISE Simulator - wie interne Signale darstellen lassen
Hi, kann man sich in ISim 11 auch die Werte von internen Signalen (also die in der Architecture und nicht in der Entity stehen) anzeigen lassen?
@D. I. (grotesque) .. sagmal wie hast Du das hinbekommen ? Ich kann die Signale der Architekture sehen, aber NICHT zur WAVE hinzufügen.. Das ist deaktiviert. Ich nutze ISIM 12.4.. Oder weiß jemand wie ich die Signale der Architekture in der ISIM 12.4 sehen kann ?
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Wie Testbench formulieren und in ISE aufrufen ?
zig_Zag_out_Valid_Ent : OUT std_logic); END dct; Zusätzlich möchte ich als "interne Signale" der Entity die nachfolgenden Signale angezeigt/ausgegeben bekommen. signal p1a : std_logic_vector(18 downto 0); signal start_section_two : std_logic; Wenn
_________________________________________________________ Wie kann ich nun erklären, welche Signale angezeigt werden sollen ? Wie kann ich die internen Signale anzeigen lassen ? Wie muss ich die .vhd Datei aufrufen, damit sie als TEstbench erkannt wird und mir die Signale im Simulator angezeigt