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Taktsignal in der Mitte der "High-Phase" abtasten
werden in VHDL keine Taktabfragen sondern einfach nur D-Flipflops beschrieben. Hier nochmal meine Postulate: [pre] Ein Design (insbesondere ein Anfängerdesign) hat genau 1 Takt, der immer auf dieselbe Flanke aktiv ist. Es gibt keinen (und schon gar keinen asynchronen) Reset. Externe Signale werden
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Drehrichtungserkennung
falling_edge (takt10hzpb) then t10hzpb1<=not t10hzpb1; end if; Such mal nach "Postulate" hier im Forum. Eines davon ist: nur 1 Takt im ganzen Design. Und jede Missachtung eines der anderen Postulate führt ebenfalls zu Fehlern, die eine Simulation nicht findet...
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Phase, Amplitude und Ripple für Serienschaltung 2 RC
Helmut_S, ich kann Deinen Tip im Spice nachvollziehen, nur wie kann man das erklären ? Ist das eine Postulat aus dem Studium oder Erfahrung ? Woher kommt der Wert 20-30fach. ? Gruß
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Programmverlust ATmega nach Unwetter
empfindlich. Samt Versorgung... Denn wenn da ein Kabel nach draußen führt, dann ist das Essig mit dem Postulat zum Metallgehäuse.
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Blinkschaltung
BSY52 und BC192 sind uralt, die wird man kaum noch beschaffen können. Interessant ist noch das Postulat, wonach der maximale LED-Strom erreicht werden soll. mfg
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VDE: Elektroingenieure potentiell glücklichste Akademiker der Welt
längst Pralinie der Welt :-) Wer tatsächlich Erhebungen hat, könnte das auch ausdrücklich als Postulat benennen: "Elektroingenieure SIND die glücklichsten Akademiker" Aber das ist offenbar sachlich falsch, Herr VDE?
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EA DOG-M initialisieren
rising_edge (clock) : rising_edge (delay) : [/vhdl] So macht man das nicht. Hier nochmal meine Postulate für Anfänger: Es gibt nur 1 Takt im Design. Es wird nur 1 Flanke dieses Takts abgefragt (rising oder falling). Es gibt keinen (und schon gar keinen asynchronen) Reset. Es wird jedes asynchrone
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Welcher Prozessor im Sony Vaio
2,1 GHz, da der Turbo-Mode dann nicht greift. Ob es dir das Wert ist musst du selber wissen. Postulat: Vom Unterschied zwischen einer passablen SSD und einer klassischen Harddisk spürst du mehr.
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process innerhalb eines prozesses starten
http://www.lothar-miller.de/s9y/archives/61-Lauflicht.html Such mal hier im Forum nach "VHDL Postulate", du wirst ein paar solche Anfängerthreads finden...
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8-Bit CPU Selbstbau
Denn sonst sind alle die Anfängerfehler in deinem Zieldesign drin. BTW: such mal nach meinen "Postulaten für Anfänger" im VHDL Forum. In diesen Threads kannst du all die Fehler der anderen Anfänger finden, die du auch machen wirst. - https://www.mikrocontroller.net/search?query=Postulate&forums%
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Counter Problem
hintereinander. Das ist also eher ein Zufallsgenerator... :-) Zusammenfassend nochmal meine Postulate für den geneigten VHDL-Anfänger: [pre] Ein Design (insbesondere ein Anfängerdesign) hat genau 1 Takt, der immer auf dieselbe Flanke aktiv ist. Es gibt keinen (und schon gar keinen asynchronen
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2 Phasen Takt, Wegimpulsverzögerung
aus dem DE0-nano Board) und der externe Takt für die > 9000 Pulse, oder? Such mal nach meinen Postulaten hier. Dort steht zuallererst: ein Anfängerdesign hat genau 1 Takt. > Ja es ist ein schnarchlangsames WeggeberSIGNAL mit einer maximalen > Frequenz von 20 khz. Dann komme am besten schon gar
dem DE0-nano Board) und der externe Takt für die >> 9000 Pulse, oder? > Such mal nach meinen Postulaten hier. Dort steht zuallererst: ein > Anfängerdesign hat genau 1 Takt. mach ich >> Ja es ist ein schnarchlangsames WeggeberSIGNAL mit einer maximalen >> Frequenz von 20 khz. > Dann komme am
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ADCS7476 Timingprobleme
braucht? Sieh dir mal den http://www.mikrocontroller.net/topic/197296 an. Die dort festgelegten Postulate gelten auch für dich... ;-)
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Bascom ist gut
(aber auch nicht das Gegenteil) ableiten. Das genannte Postulat ist aber ohnehin etwas fraglich: Akzeptiert man es als richtig, hat entweder kein einziges Objekt dieser Welt eine Exis- tenzberechtigung (das wäre schlimm), oder es muss mindestens ein Objekt
akzeptierte Antwort geben wird (außer vielleicht Paul Baumann), ist es sinnvoller, das obige Postulat zu verwerfen und einfach zu akzeptieren, dass ein Compiler, der sich selbst übersetzt, eine inhärente Existenzberechtigung hat :)
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Parallel oder sequenziell
im Beitrag #2667859: > ist eine Schreibweise zu empfehlen? Such mal hier im Forum nach meinen Postulaten... Die Zusammenfassung: es gibt in einen (Anfänger-)Design nur 1 Takt, das Design ist nur auf 1 Flanke dieses Taktes aktiv. franke schrieb im Beitrag #2667873: > 2) wird nicht gehen, da hier
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Frequency divider Ausgang als Clock
bewusst. Ich meine, dir im http://www.mikrocontroller.net/topic/233028#2360670 schon mal meine Postulate mitgeteilt zu haben. Und jetzt meine Frage: hast du eine fundierte Begründung für den 2. Takt? Wofür ist der da?
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Keine Information schneller übertragen als mit Lichtgeschwindigkeit?
Wenn man dem Postulat glaubt, daß die Lichtgeschwindigkeit die Grenze der Geschwindigkeit der Informationsausbreitung sein soll, dann muß das wohl auch für Phänomene im Bereich der Trägheit gelten. Du ziehst also an
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Zwei RTCs für niedrigere Abweichung "parallel"
und durch zwei teilen, aber um das Ganze sinnvoll erscheinen zu lassen, müsstest Du das folgende Postulat aufstellen: Beide Quarze stimmen und "torkeln" um einen (exakten) Mittelwert herum. Alternativ käme noch die Annahme: Quarz 1 ist um den gleichen Prozentsatz "schneller" wie Nummer zwei langsamer
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Unterschied zwischen übergabe nach Name und Übergabe nach Position
Notfallseelsorge schrieb im Beitrag #7136970: > a)..... und > b)..... Muss man halt einfach so als Postulat hinnehmen. Ich sag meinen Praktikanten immer: "mach mal eine VHDL-Beschreibung davon", er kapiert dann, was ich meine und programmiert frohgemut drauflos und zeigt mir stolz sein Programm, wenn
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Analog-Filter und Aliasing
@DSP Du weisst was ein Postulat ist?
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Timer asynchron setzten
und timer_newVal den Counter innerhalb eines > Clockzyklus neu setzten. Such mal nach meinen "Postulaten" hier im Forum. Und lies dann gleich die paar Zeilen drumrum. Dort haben andere Leute auch sowas zusammengebastelt ud ihre Probleme damit. > aber wie verboten ist es? Sieh dir das Handbuch deines
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Fehler: kann ihn als Anfänger nicht verstehen
Hier mal meine altbewährten Postulate: [pre] Ein Design (insbesondere ein Anfängerdesign) hat genau 1 Takt, der immer auf dieselbe Flanke aktiv ist. Es gibt keinen (und schon gar keinen asynchronen) Reset. Externe Signale werden
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Arbeitsvertrag
Ansatzpunkt für Kritik könnte die Gegenseite auf die Idee bringen, als ewige Wahrheit dargestellte Postulate in Frage zu stellen. Gern verbunden mit der allgemeinverbindlichen Erklärung, dieses oder jenes habe noch niemandem geschadet (wie man insbesondere an demjenigen, der diese Behauptung aufstellt
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Leistungsfaktorkorrektur
. Wenn die Schaltfrequenz hoch genug und die Regelung hinreichend gut arbeitet, stimmt auch das Postulat "hochdynamischer Kompensator". Mit einem Stromzwischenkreis(Induktive Last) könnte man induktiv kompensieren. Das braucht man aber nicht, da 1. meist Induktivlasten wie z.B. elektrische Maschinen
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Verständnissproblem sequeziell/parallel
Taster auf meinem Entwicklungsbord) > ... > wait until rising_edge(t); Aua... Such mal nach "Postulate" hier im VHDL-Forum... Ok, die Karten werden neu gemischt: spinne schrieb im Beitrag #3285911: [vhdl] architecture Behave of MUL is signal b : std_logic; begin process begin
meinem Entwicklungsbord) >> ... >> wait until rising_edge(t); > Aua... > Such mal nach "Postulate" hier im VHDL-Forum... Da wird wahrscheinlich das "Einsynchronisieren" gemeint? Aber ich habe gar kein anderen Taktsignal. Oder liegt mein Fehler woanders?..
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Counter in 2 Process
Aber das Lesen möchte ich mit meinen Takt langsam so das ich auuch was > sehe. Such mal nach "Postulate" hier im FPGA-Forum. Die tauchen dort auf, wo Anfänger typische Anfängerprobleme gemacht haben. Aber generell gilt: nur 1 Takt pro Design. Das ist der Takt, der mit ca. 50 MHz vom Taktpin des
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iCEstick/VHDL
Beschreibung verstanden und ins Gewünschte umgesetzt hat. Such mal hier im Forum nach meinen Postulaten. Die gelten immer noch. Dort im https://www.mikrocontroller.net/topic/400557#4627667 wurde z.B. nicht einsynchronisiert.
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Hunde können das Virus riechen
Frage danach welche Anforderungen an die Wissenschaftlichkeit der Wissenschaft gelegt werden. Die Postulate der Aufklärung weichen zunehmend den Dogmen von Scheinaxiomen. Kontrollexperimente sind obsolet, in einer Wissenschaft in der Mehrheitsmeinung über präzise Methodik gestellt wird. Es wird mit kriminalistischen
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kruder Fehler bei FPGA-Programmierung (ISE WEBpack-Schematic)
Design /synchron/ machst, hat in der Sensitivliste nur der Takt was zu suchen. Such mal nach "VHDL Postulate" hier im Forum... ;-) https://www.mikrocontroller.net/search?query=vhdl+postulate Und leih dir mal die Bücher da aus: https://www.mikrocontroller.net/topic/221103#2213592
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PLL als Takterzeuger für DDS
keine Motivation darauf einzugehen da deine Fragestellung diffus erscheint. Nur mal so ein paar Postulate zu bestätigen oder zu widerlegen, dafür besteht wenig Druck zu schreiben Gut wäre es wenn du *eine* konkrete Frage stellen würdest und vor allem, was genau willst du erreichen? Klar, wenn du
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Ist Informatik Naturwissenschaft oder Ingenieurwissenschaft
Information http://arxiv.org/abs/1405.5563 1)) oder Masanes et al. (Existence of an information unit as a postulate of quantum theory http://arxiv.org/abs/1208.0493) wohin die Reise geht... 1) die im übrigen auch ein Problem der bisherigen Informationstheorie löst "Shannon’s theory is about information represented
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Frage zur Erstellung eines VHDL - Codes
Sieh dir einfach mal hier im Forum alle die VHDL-Threads durch, wo du das Wort "Anfänger" oder "Postulate" findest... ;-) Christian Knabe schrieb im Beitrag #2719907: > Handelt es sich dabei denn um einen FlipFlop o. Ä.? Bei Xilinx ist das ein FDRSE... ;-)
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NRF24L01 (SPI Problem) sendet nur Status
wohl dein Erfolgskonzept: möglichst viel Chaos und Mist erzeugen, dazu vielleicht noch ein paar Postulate dass den Fachleuten hier im Forum die Haare zu Berge stehen. Sehr empfehlenswert!
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Mehrfache Instanziierung ein Komponente
#1057273 BTW: über Teiler werden in FPGAs keine (zusätzlichen) Takte erzeugt! Hier mal meine Postulate: [pre] Ein Design (insbesondere ein Anfängerdesign) hat genau 1 Takt, der immer auf dieselbe Flanke aktiv ist. Es gibt keinen (und schon gar keinen asynchronen) Reset. Externe Signale werden
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VHDL - For-Schleife
dann zählt die Taste als gedrückt. Ok, hier eine Lösung speziell für dich ... Vorab nochmal die Postulate: [pre] Ein Design (insbesondere ein Anfängerdesign) hat genau 1 Takt, der immer auf dieselbe Flanke aktiv ist. Es gibt keinen (und schon gar keinen asynchronen) Reset. Externe Signale werden
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Zwei einfache Fragen zur Relativitätstheorie.
Batterie leichter wird kann man ja dann extra diskutieren. Immerhin sind wir ja schon so weit, das Postulat nix > c mit E=mc² verbinden. Nochmal zur Massenzunahme im Speicherring selber also. Man könnte die eingesetzte Energie dazu verwenden, ein recht massereiches Teilchen auf eine eher laue Geschwindigkeit
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UART-Transmitter in VHDL
map (din=>din, send=>send, clk=>*sw*, rst=>rst, >txd=>txd); Da Zitiere ich das Lothar Miller-Postulat: "Ein Design (insbesondere ein Anfängerdesign) hat genau 1 Takt, der immer auf dieselbe Flanke aktiv ist." http://www.mikrocontroller.net/topic/176620#1698869 Besser ists mit einem clock-enable
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FPGA Diode ansteuern
die Synthese ist sinnlos und verwirrend BTW3: ich wiederhole an dieser Stelle mal gleich das Postulat für Anfänger: Ein Design hat genau 1 Takt, der immer auf die selbe Flanke reagiert (ein Takt ist alles, was ein _edge() oder 'event beinhaltet).
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VHDL - for-Schleife
in seltensten Ausnahmefällen das erste halbe Jahr eine Variable! Hier sind sie nochmal, meine Postulate: https://www.mikrocontroller.net/topic/229973 Ein TIpp: lies den Thread ruhig mal ganz durch. Und auch der hier geht alle Anfänger (und insbesondere die Programmierer) an: https://www.mikrocontroller.net
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Atmega8 Einstiegsprobleme
Relevanz von Assembler auch in der >Industrie. Das ist wohl wahr. http://de.wikipedia.org/wiki/Postulat MfG Falk P S Ich liebe Wikipedia.
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Counter mit Taster - Map fehlermeldung
? Ja. Nur so kann ein Design von den Tools sinnvoll verwaltet werden... Hier nochmal meine Postulate für FPGA-Anfänger: [vhdl] Ein Design (insbesondere ein Anfängerdesign) hat genau 1 Takt, der immer auf dieselbe Flanke aktiv ist. Es gibt keinen (und schon gar keinen asynchronen) Reset. Externe
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Einschätzung dieses Mathe Niveaus
Dir die rhetorischen Taschenspielertricks > Ebenso könnte man postulieren, dass die Kein Postulat sondern eine aus der Statistik abgeleitete These. > Nur führt auch das nicht weiter, schon gar nicht zu irgend.einer > sinnvollen Erkenntnis. Naja, es mag Dich nicht zu einer Dir genehmen
eine Unterstelling ist eine Unterstellung >> Ebenso könnte man postulieren, dass die > > Kein Postulat sondern eine aus der Statistik abgeleitete These. Ernsthaft? Du kennst Statistiken, die belegen, dass Artistenfakultäten traditionell eher vom intellektuellen Fußvolk bevölkert wurden? Verblüffend
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Code synthetisierbar?
Sieh dir mal die Lösung deines Kollegen an: http://www.mikrocontroller.net/topic/204287 Die Postulate gelten auch für dich... ;-) [vhdl] dff1 : PROCESS(clk_1ms, reset) -- Erstes D-FF zum synchronisieren von dcfsig BEGIN IF(reset = '0') THEN
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Suche FUNKwecker mit ZWEI Weckzeiten
Knapp daneben ist auch vorbei an den Postulaten: https://s-huehn.de/elektronik/tischuhr/tischuhr.htm mfg
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vhdl: signalinitialisierung funktioniert nicht
Gedanken, wie eine Aufgabe effizient lösbar ist. Man beachtet (inbesondere als Anfänger) meine Postulate: [pre] Ein Design (insbesondere ein Anfängerdesign) hat genau 1 Takt, der immer auf dieselbe Flanke aktiv ist. Es gibt keinen (und schon gar keinen asynchronen) Reset. Externe Signale werden
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Pinbelegung?!
werden... Zum Takt: der ist wie der "Highlander". Es kann nur einen geben! Siehe da meine Postulate: https://www.mikrocontroller.net/topic/197296
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Zustand von halbiertem Takt abfragen: Setup/Hold okay?
Erfahrung heraus eher das Gegenteil empfiehlst Das war nicht die zugrundeliegende Frage. Meine Postulate gelten nach wie vor. Es ging mir hier um die /prinzipielle/ Machbarkeit... > denn bei der (unnötigen!) clock-domain crosserei Bei den angegebenen Frequenzen (150MHz und 75MHz) wird doch nirgends
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Uart in Vhdl -- Anfänger
die Zählereingänge an, der dann mit der nächsten steigenden Taktflanke übernommen wird. Mein Postulat: In einem idealen FPGA-Design gibt es genau 1 Takt, der auf 1 Flanke senitiv ist. Und dazu 0 Reset-Signale.
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Verständnisfrage Prozess
asynchron lösen wollte Ich wollte das nicht! Ralph wollte das! ;-) Für mich gelten erst mal meine Postulate (wobei ich mich mit der Begründung von Ausnahmen etwas leichter tue...;-) Wenn sich Signale nur wegen einer Taktflanke des selben Takts ändern können, dann nennt man das ein synchrones (=zeitgleiches
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Select auf fallende und steigende Flanke
sich synchrones Design. Und nur das funktioniert auch tatsächlich in der Realität. Such mal nach "Postulate" hier im FPGA-Forum. Da waren schon andere auf dem selben Holzweg... ;-) > Ist das alles so möglich wie ich mir das vorstelle? Warum beschreibst du nicht einfach mal, was du hast und was damit