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Suche Pulse Train oder Pulse Pattern Generator
dem Host gesprochen werden soll: > - Kommunikationsfrontend, - beliebiger uC > - Pulsgenerator ( VHDL auf FPGA oder Assemblerübung auf STM32F4), hat > beides seinen Charme Ich bin mir nicht sicher, was du mit Kommunikationsfrontend meinst. Ein SPI Interface, mit dem man ein bisschen Konfiguration im FPGA machen kann und ein paar Bitmuster reinladen kann man auch direkt in VHDL bauen. Das dürfte eigentlich kein all zu großer Aufwand sein, zumal man das ja auch mit nem externen µC bräuchte. Was dann außen an dem SPI/UART hängt weiß wohl nur der OP.
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einstellbaren 48-52kHz Sinus erzeugen,
& PWM_in); end if; end process; PWM_out <= PWM_Accumulator(16); end PWM_arch; [/vhdl] Dann nutz ich einen cordic ip-core un berechne mir einfach von einem zähler den passenden sinus. Funktioniert. Sehr schön. Jetzt muss ich eigentlich nur noch die FFT passend zum ADC "synchronisieren
Reports etc. irgendwo > sehen können? Das steht im Schaltplan. Ich finde das Zusammenlegen der SPI von ADC, PGA und DAC auf dem Board nicht sehr anfängerfreundlich. Damit wird das VHDL-Design m.E. recht umständlich. Duke
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FPGA Grundlagen ADC
Ein msp430 ist sonst ein intelligenter ADC...wie die mit ADC10/12 oder SD16 bestückten Typen. Die ganzen Freiheiten betr. Abtastung überlässt man am besten der SW-Konfiguration. Interface SPI oder I2C.
hier mal auch etwas Code mitnehmen zu können. Z. B. etwas leicht anpassbarer Code für die ADCs mit SPI Anschluss von AD. Mit Referenzimplementierung meine ich eben ein vollständiges Beispiel das zeigt wie man mit den Clocks und so im FPGA sinnvollerweise umgeht wenn man einen ADC von einem bestimmten
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Wie wird aus einem Cyclone II FPGA eine Nios II CPU?
> Aucxh dann wird er nicht wie man aus den Phanatasterein des TO > heraushören kann, VHDL-Anweisungen vom Firmware-ROM laden, decodieren > und Ausführen. Ja, schade eigentlich :-). So ein VHDL-Interpreter im FPGA haette schon was.
[/vhdl] Und damit kann ich im eigentlichen VHDL dann sowas machen: [vhdl] architecture IMPL of test is begin led <= "1010"; end architecture; [/vhdl] Das zaubert mit ein "an/aus/an/aus"-Muster
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Impact probleme Webpack 8.1
bs setMode -bs setCable -port auto Identify identifyMPM assignFile -p 1 -file "/home/ss/src/usbADC/usbADC_main.bit" assignFile -p 2 -file "/home/ss/src/usbADC/_prom3.mcs" setAttribute -position 2 -attr packageName -value "(null)" Program -p 1 -showprogress -defaultVersion 0 quit [/c] impact_generate_prom.cmd
file "/home/ss/src/usbADC/usbADC_main.bit" assignFile -p 2 -file "/home/ss/src/usbADC/_prom3.mcs" setAttribute -position 2 -attr packageName -value "(null)" Program -p 2 -e -v -showprogress -defaultVersion 0 quit [/c]
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FPGA IoT Maker Board
Kann es sein, dass nicht der SPI-Eingang ( SEN_SDO ), sondern der Ausgang "gebuffered" ist? [vhdl] entity max1000_01_test is port( CLK12M : in STD_LOGIC; USER_BTN : in STD_LOGIC; SEN_SDI : out STD_LOGIC; SEN_SDO : in
SEN_SDI_buffer0; SEN_SDI_buffer2 <= SEN_SDI_buffer1; SEN_SDI_buffer3 <= SEN_SDI_buffer2; [/vhdl]
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VGA FPGA Selbstbau-DSO
Also: Ich habe ein DSO gebastelt das das Bild über VGA ausgibt, im Groben aus einem FPGA und einem ADC. Und zwar ohne CPU sondern nur in VHDL. Bauteile: Nexys2 (Digilent) -- das FPGA Board Flashy (KNJN) -- das ADC Board mit ADC08200 Rotary-Encoder VHDL Komponenten: VGA (1024x768) Entprelleinheit
Board übertrage die Hälfte der tatsächlichen Samplerate nehmen und dafür immer die 16 statt 8 Bit je ADC übertragen?! Der Preis ist auch voll ok, ich habe für das ADC Modul mit nur einem ADC08200 auch gute 100€ mit Zoll bezahlt.
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State machine für SPI
end if; end case; temp <= CONV_PULSE_COUNTER_VAR; AD_CONV_EN <= AD_CONV_EN_VAR; SPI_CLK_EN <= SPI_CLK_EN_VAR; end process; end Behavioral; [/vhdl]
schrieb im Beitrag #2357400: [vhdl] if (rising_edge(clk)) then -- eine STEIGENDE Flanke von clk SPI_SCK <= clk AND SPI_CLK_EN; -- --> was meinst du: welchen Pegel hat clk an dieser Stelle IMMER? [/vhdl] Mir ist
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AVR Ethernet Platine
Falls wir nun feststellen das das jetzige Timing zu kritisch ist hätten wir somit die Möglichkeit das VHDL ohne neues Layout anzupassen. Desweiteren habe ich zB. den 8 Bit SPI_CS Port auf 7 Bit reduziert und das freie Signal SPI_CS(7) als zusätzliches MMD_CS(2) umdefiniert. Somit hätte man ein zusätzliches Memory Mapped Gerät verfügbar, zB. CF Karte, IDE Fetsplatte oder parallele ADC/DAC die alle am Bus angeschlossen werden könnten. Dieses geänderte VHDL beötigt dann 31 Makrozellen und passt somit ohne Probleme rein. Das gleiche habe ich dann noch mit A18 des SRAM's gemacht.
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Logik Analyzer, neuer Anlauf
könnten. Weiters kann es interressant sein, neben den high speed 8bit ADC, die am LA angeschlossen werden können auch langsamere, dafür aber genauere ADC werte zu haben, sei es mit der Auflösung des Mikros, als auch solche, die seriell betrieben werden und dafür eine Auflösung
Das mit dem S/H, ich habe da so tests gemacht, mit zwei 50MHZ ADC´s. Ich komme da auf eine Bandbreite, die etwa der 1.7 Fachen eines einzelnen ADC´s ist. Auch wenn das nicht dasselbe ist, wie die Verwendung von einem 100MHZ ADC´s, es ist jedoch erheblich besser
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Suche Mitwirkende für Universal-FPGA board
meine Fehler viel schneller. Steuerung über Makefile skript. Leider geht keine Mix Verilog und VHDL da GHDL nur VHDL kann.
Z.b. könnte man GP-Stecker mehrfach belegen und einfach jumpern, um gewünschte Funktionen wie PS/2, SPI, I2C, VGA in *ausreichender* Anzahl bereitzustellen, statt alles über Module zu lösen. PS/2 verwende ich wenigstens 2 für Tastatur und Maus (GUI), da könnte es noch ein dritter sein. SPI brauchen
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100/200 MHz Logikanalysator (Spartan 3, SRAM)
einigen wochen in verwendung und bin sehr zufrieden damit. vorallem die sog. interpreter (f. rs232, i2c, spi) ist sehr praktisch. gruss gerhard
verwerfen >sollte. Ihr solltet aus diesen Grund einen 10 Bit AD Wandler nehmen >und nur 8Bit als ADC Wert benutzen.
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Opencores USB
durcheinander sorrry! ich komme noch nicht klar damit, wie gesagt hatte bis jetzt nur kleine Projekte VHDL, ADC daten bearbeiten oder ein bild Generator, danke für euer Geduld
durcheinander sorrry! ich komme noch nicht klar damit, wie > gesagt hatte bis jetzt nur kleine Projekte VHDL, ADC daten bearbeiten > oder ein bild Generator, > danke für dein Geduld Der Core wird mit einem Wishbone interface gesteuert, da ist noch mehr Lesestoff. (Schreit nach einer Softcore CPU!)
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Digitale Frequenzweiche
@sven im Prinzip geht das so. Vllt erst Testhalber die VHDL-Software schreiben und simulieren und dann die Koeffizienten berechnen (diese lassen sich ja durch das EEProm jederzeit ändern, von daher ist der Schritt hardware-technisch gesehen eher zweitrangig)
auch maßgeblich die Programmierung in VHDL (selbst wenn man da sicherlich parametrieren kann, aber so hat man das "Herzstück" erstmal fertig). Die Koeffizienten sind erstmal nebensächlich (bis auf die Anzahl).
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Schieberegister ersetzen
spi_rx_ready); a[I]=spi_rcv; } } [/c]
Fifo-Verwaltung... Falsches Fazit, man muss ja nicht digitalRead/digitalWrite auf dem Arduino nutzen, SPI hat der auch, und die Programme wurden gezeigt, da muss man nicht FUD einsteuen. Aber was soll man vom FPGA Fanboy schon anderes als Desinformation erwarten. Immerhin: mit dem fertigen VHDL code
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5 Volt FPGAs
VHDL-Neuling schrieb im Beitrag #5005404: > Des Weiteren wäre es interssant zu wissen ob es fertige Lösungen mit > ADC/DACs gibt. Da wären die Cypress PSoC 4 oder 5 für Dich interessant. Eine Mischung
VHDL-Neuling schrieb im Beitrag #5005404: > Des Weiteren wäre es interssant zu wissen ob es fertige Lösungen mit > ADC/DACs gibt. Altera (jetzt Intel) MAX10-Serie. Die mit dem "A" im Namen. Mit "S"
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Wittig(welec) DSO W20xxA Open Source Firmware
da sie halt via VHDL-Code nicht verarbeitet werden. Das aktuelle Slog Design hat übrigens genau die ADC Kalibrierung und vor allem das Timing der einzelnen ADC zum Thema- deshalb diese schöne farbige Darstellmöglichkeit
also eine konstante Phasenverschiebnung zw. den einzelnen Clocks um z.B. Laufzeitunterschiede zu den ADC auszugleichen. Allerdings findet die Clockerzeugung und Festlegung einer evtl. Phasenverschiebung in VHDL statt und lässt sich somit nachträglich nicht mehr korrigieren (ohne ein neues VHDL- Design
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als nächstes ARM oder FPGA/CPLD?
hab mir sowas in der Art für PICs mal gemacht.. Mit LEDs, Relais, Tastenfeld, Taster, EEPROM, DAC, ADC usw. Habe auch zusetzlich zu den PortPins auch nochmal extra die I²C/SPI/CCP Pins zusammengeführt. Ich hab aber nen ARM noch nie Aufgebaut, daher wird das eher das "Problem" sein, aber im Grunde machbar
mir sowas in der Art für PICs mal gemacht.. Mit LEDs, Relais, > Tastenfeld, Taster, EEPROM, DAC, ADC usw. Habe auch zusetzlich zu den > PortPins auch nochmal extra die I²C/SPI/CCP Pins zusammengeführt. Ich > hab aber nen ARM noch nie Aufgebaut, daher wird das eher das "Problem" > sein, aber im
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Drei 8 Bit Wörter in ein 24 Bit Wort
Oh, entschuldigung. Ich habe via SPI Daten über den MISO von einem ADC ausgelesen und möchte diese nun in ein 24 Bit Vektor speichern.
dass das innerhalb eines FPGAs total egal ist... > ;-) Deswegen wuerde ich mal das Datenblatt des ADC lesen, wie die Daten dort gesendet werden, und dann entscheiden was in diesem Fall die bessere Loesung ist. Es gibt auch die Moeglichekeit einen generellen SPI Slave machen und die Bitbreite als
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Anfängerfrage: Compare in VHDL für FPGA
Synchronisation direkt weiterverwendest: [vhdl] if falling_edge (CLK) then q_dff_3 <= (greater or equal or out_trig_hi); end if; [/vhdl] Das muß und wird irgendwann schief gehen. Was, wenn kurz vor der nächsten fallenden
Speicher, die Generierung des Adresszählers für die Speicherung und die Clock-Generierung für den ADC (bis 80Mhz) aus dem auf dem Board zur Verfühgung stehenden 25Mhz Oszilators (werd ihn wohl eher auf 40Mhz umrüsten). Die serielle Schnittstelle, ähnlich SPI hab ich schon fertig. Die liefert mir
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SPI implementiren
Hallo, Ich bin ein Anfänger und ich möchte gerne im FPGA für die parallele Datenübertragung SPI (in VHDL) realisieren. Die Daten werden vom ADW (16 Bit) über SPI parallel im FPGA bearbeitet. Hat jemand eine Idee, wie man es am leichtesten ermöglicht? Gruß Siyabend.
bin grade dabei ein master und ein slave zu schreiben Warum einen Slave? Ich denke, du /hast/ einen ADC als Slave? > wenn ich fertig bin werde es hier hochladen. Aber bitte mit Testbench. Denn gerade ein SPI Interface lässt sich schön einfach simulieren, und für so einen AD-Wandler ist im Handumdrehen
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HyperBus Ideen
ein PDF verlinkt, da kann man das Timing schön sehen. Das ist also eher ein serielles Interface wie SPI, nur eben OctaSPI mit DDR und Wartephasen und bidirektionalen Leitungen.
CK , RESETNeg );[/vhdl] Dann gibt es Wires: [vhdl] wire DQ7_ipd; wire DQ6_ipd; wire DQ5_ipd; wire DQ4_ipd; wire DQ3_ipd; wire DQ2_ipd; wire DQ1_ipd; wire DQ0_ipd;[/vhdl] Die
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Mehrfache Instanziierung ein Komponente
dem angehängten Programm (ADC_Clock_Generator) habe ich eine Zähler ("Counter" in einem separaten VHDL-File) mehrfach verwenden wollen. Habe also die Komponenete "Counter" eingefügt und sie zwei mal Instanziiert, wo ich die Ein
Testbench? > Mit der "eingebauten" ISim und dem realen Board + Scope(MSO4104). Eine "Testbench" ist ein VHDL-Modul (entity), die keine Ports nach aussen hat. Da steht dann gern so ein tb_ davor. Sieh dir z.B. mal den http://www.lothar-miller.de/s9y/categories/45-SPI-Master an. Dort ist die zweite Datei die
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Ist sowas synthetisierbar
klappt es auch mit dem SPI-Master.
:) ich warte natürlich nicht auf dem ADC, sondern erzeuge ich schon einen Clock (siehe VHDL Code) Der Fehler sollte nicht am Clock liegen, weil er eigentlich die erste Achse richtig ausliest, aber die folgenden 3 nicht mehr. Dabei spielt
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SPLD (GAL) - welche Software
>Die neueren ARM Controller sind mit SytemC beschrieben, die "alten" in >VHDL. Und das hat den kommerziellen Erfolg nicht signifikant behindert. Hast du Quellen dafür? denn nun also diejenigen die den ARM dann in ihren Chips implementieren dürfen, bekommen entweder VHDL oder
Holger Harten schrieb im Beitrag #3113373: > @Adrian FPGA Xilinx VHDL Video Tutorial Links: http://www.youtube.com/watch?v=Ob7B6x5g6tw http://blog.tkjelectronics.dk/2011/06/video-guide-how-to-get-started-with-xilinx-ise-and-vhdl/ -----------------------------
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Frequency divider Ausgang als Clock
durchaus auch als solches behaldelt werden. Christian R. schrieb im Beitrag #2395027: > Einen ADC oder > DAC speist man immer direkt aus dem jitterarmen Quarzoszillator. Das ist hier unnötig, weil es sich nur um den Übertragungstakt der SPI-Schnitte handelt... Samer Afach schrieb im Beitrag
.. [vhdl] outClk <= clkState1 XOR clkState2; [/vhdl] Aua, ein Takt aus einer kombinatorische Verknüpfung. Das kann gern mal Glitches geben! Du solltst einen Takt für (externe) Komponenten nicht aus
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VHDL Timing Constraints nicht erfüllt
-gb- schrieb im Beitrag #5937183: > Du hast einen AD und DA in VHDL geschrieben?! Ne, nur die Anschlussschnittstellen für die Datenübertragung per I2C / SPI :D Markus F. schrieb im Beitrag #5937192: > Das wird nicht der Grund für die Timing-Fehler sein, aber
counter_filter := 0; if (error_from_ADC = '0') then current_state <= waitForADC; end if; --Auf nächstes Sample warten when waitForADC
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Zähler aus zwei Clock-Quellen speisen
Ok. Dann mach doch erstmal ein paar kleinere Probleme draus: 1. beliebige Konstante per SPI vom AVR einlesen und vom CPLD ausgeben 2. den ADC auslesen und Wert statt der Konstante verwenden 3. statt der Konstante/dem ADC eine SRAM-Zelle auslesen 4. kompletten SRAM einlesen (da sollten zufällige
Ich hab mein letztes VHDL schon vor einiger Zeit geschrieben, daher bitte ich Fehler zu verzeihen. Die Idee solle aber klar sein. Es gibt hier einige Artikel zum Thema VHDL, z.B. [[VHDL Flankenerkennung]]. Schau da mal rein.
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Wittig(welec) DSO W20xxA Hardware (Teil 2)
den schnellen Bus anschließen. Ein leeres IP für diesen Doppel-Slave habe ich schon gebaut und eine VHDL-Hülle erzeugen lassen. 2. Die ADC-Daten kommen bei uns anders rein, da würde ich gerne den DDR-Trick weiterhin anwenden. Alex hat in dem Teil auch die PLLs instantiiert und stellt nebenbei alle Systemtakte
auf der Frontplatte W2000_Rotary für die Drehknöpfe W2000_Sample ist eine einfache Variante der ADC-Datenabnahme, aktuell nicht mehr verwendet W2000_SPI zur Ansteuerung der Kanalschalter und was so am SPI hängt, kann verschiedene Signalformen generieren Grüße, Jörg
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AXI4 in eigenes Design einbauen.
A18 [get_ports {JXADC[7]}] set_property IOSTANDARD LVCMOS33 [get_ports {JXADC[7]}] [/vhdl] Eingebunden im VHDL habe ich das halt als STD_LOGIC: [vhdl] XADC_p, XADC_n : in STD_LOGIC; [/vhdl] Und mit dem XADC verbunden: [vhdl] vp_in => XADC_p, -- Dedicated Analog Input Pair vn_in
end if; end process; [/vhdl] Aber ich bekomme keine Daten.
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100Ms/s mit 100MHz, AD Wandler Daten speichern. Wie am besten?
das Board gerne selbst layouten. Daher sind mir Bsp sehgr lieb. Als AD Wandler habe ich mir den 8Bit ADC082000 -> http://cache.national.com/ds/DC/ADC08200.pdf ausgesucht. mfg
). Sehe ich das richtig, dass ich den Filter (was ja eine > Hilberttransformation nunmal ist) in VHDL selbst schreibe? > > > mfg Du hast doch eh einen DSP. Dann mach das dort in Software. Das ist viel einfacher als in VHDL. Habe ich nicht gelesen, dass du noch keine Ahnung von VHDL hast? Dann
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u.a. CPLD/VHDL: Ansteuerung eines ADC richtig timen
ein ADC-Trigger Signal, welches zum Sampeln verwendet werden soll. Die fallende Flanke des ADC-Trigger Signals gibt den optimalen Samplepunkt wieder. Der Sensor hat 192 Pixel, das ADC-Trigger-Signal beinhaltet
der Sensor liefert nur einen Takt: ADC-Trigg. Im 1 channel SHA-Mode benötige ich nur CDSCLK2 und ADCCLK für den ADC. Den ADC-Trigg-Takt der aus dem Sensor kommt plane ich mit einem CPLD weiter zu verabeiten, so das CDSCLK2 und ADCCLK
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Welcher FPGA für den Einstieg mit VHDL?
Einsteiger. Typische Einsteigerprojekte sind sowas wie UART, Lauflichter, irgendwas mit Taster, selber mal SPI machen, Daten erfassen und ausreichen, vielleicht VGA, ... Und genau da bieten diese typischen FPGA Boards recht viel. Sogar das kleine MAX1000 hat einen ADC mit dabei, mehrere LEDs, Taster, Beschleunigungssensor
Eine Kurze Einführung: "VHDL by Example" von Blaine Readler. Hat einen sehr entspannten Schreibstil. Ist ein 100 Seiten Büchlein. "FPGA Prototyping by VHDL Example" Pong P. Chu. Ist zwar für XILINX Spartan-3, aber geht genauso
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DVI signal , Pixelfarben auslesen - Neuling braucht Hilfe bei Einkaufsliste
prinzipiell, du musst nur die Informationen vom FPGA mit einem anderen System zum MicroPro bringen (z. B. SPI). Ein MicroPro kann auch problemlos gleichzeitig Maus UND Tastatur spielen. Mit den Arduino Libraries bist du da auch schneller fertig als dir ein VHDL Buch per Post geliefert wird.
Christoph Z. schrieb im Beitrag #3835525: > Es > sind acht analoge EINGANGE vorhanden, mit einem ADC von Analog (mit SPI > zum FPGA). Hab ich auch grad gefunden! Das steht ja auf der Spezifikationsseite unter ADC. "8-Channel Analog Input. Input Range : 0V ~ 4.096V" Das schließt damit wohl aus,
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PROBLEM MIT XILINX TOOL
Danke erstmal für deine Antwort! : [vhdl]LSR:PROCESS(CLK) BEGIN IF rising_edge(CLK) THEN IF Reg_Enable='1' THEN Data<=Data(31-1 downto 0)& ADC_OUT;--ADC_out ist INPUT Fuer mein FPGA END IF; END IF; END PROCESS LSR; [/vhdl] : Ich habe mit oszilloskop ADC_OUT gemessen-->ADC Schickt schon Daten Aber ich habe Data(0) auch gemessen bekomme ich nichts. Das heisst FPGA nimmt keine DATen aus PIN ADC_OUT. Ich denke wenn
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Bekomme Matlab-IIR-Lowpass nicht zum laufen. Timingprobleme?
Tiefpassfilter (Maximally Flat, input 32Bit, output 32Bit, coeff 18Bit) designed und versuche ihn in mein VHDL Design einzubauen. Ich möchte Die Amplitude und Phase eines Sinussignales messen. Hierfür habe ich ein Altera DE4 Board mit Stratix IV und eine 150MSPS ADC-Karte Um die Daten an den PC zu bekommen
process (clock) begin if rising_edge(clock) then sinesig <= std_logic_vector(signed(sine) * signed(adc)); cosinesig <= std_logic_vector(signed(cosine) * signed(adc)); end if; end process; end; [/vhdl] IIR Filter von Matlab: [vhdl] -- ---------------------------------------------------
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Logic Analyzer bauen
Nabend, >spi-takt lt datenblatt kann bis zu fosc/2 sein => 8Mhz spi takt.. >macht >1MB/sec ;) das sollte doch eigentlich reichen oder ;) Bei dieser Aussage muss ich leider wiedersprechen. Im SPI Master Mode
kleinere generic Components. An komplexeren triggern arbeite ich gerade. Es dauert deswegen so lange, da VHDL für mich total neu ist (entgegen C/C++) und so einige "sprachliche" Barrieren überwunden werden müssen ;) Es fehlt der konkrete SPI Slave (eine Umsetzung existiert Dank Jörn, aber noch nicht eingebunden
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Softcore 32bit
mit Source-Code(1), um eigene Erweiterung vornehmen zu können: - Speicher-Controller (SRAM, DRAM, SPI-Flash) - Ethernet - DMA - USB - JTAG für Software-Debugging - ADC- und DAC-Controller - parametrierbare Filter - FFT/ IFFT - etc. pp. Duke
it can be other. This is the discussing in this tread. >- Speicher-Controller (SRAM, DRAM, SPI-Flash) >- Ethernet >- DMA >- USB >- JTAG für Software-Debugging >- ADC- und DAC-Controller >- parametrierbare Filter >- FFT/ IFFT >- etc. pp. Periphery is step 2. I should be a single core
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FPGA, Peripherie mit SPI
Dies würde bedeutet, dass ich das Register des ADC's via SPI auslesen würde? Wie würde ich das genau machen? Gebe ich dann ein analoges Signal ein und lese den Inhalt nach Convertierung im Register via SPI aus? Vielen Dank für die schnelle Antwort
Lothar Miller schrieb im Beitrag #2671784: > SPI ist immer bidirektional: du sendest was und bekommst gleichzeitig > was zurück. Nicht beim ADS7947 :-). CS und SCLK reichen und schon kommen die Daten an, feine Sache. Das aufwendige bei einem SPI-ADC
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AD7641 seriell ansteuern
und mit einem/mehreren CPLDs die Daten aus den ADCs zu ziehen und auf der anderen Seite wiederum per SPI in den FPGA zu pumpen (Takt vom FPGA beim Auslesen). Die Empfangsseite vom ADC könnte wie folgt aussehen (leicht gekürzt): [vhdl] entity to_ad7641 is port (adc_sync : in std_logic;
Transfer wird Sync low gezogen, dann reichen wir die Daten -- weiter. process (adc_sync) is begin if falling_edge(adc_sync) then data <= shift_in; ready <= not ready; end if; end process; end architecture; [/vhdl] Rationale für die komische Formulierung
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Genesys 2 (Xilinx Kintex 7): Audio-Codec Implementierung und Filteranbindung
VHDL-Dateien.
möchte nur gucken ob nicht in dem Code von mir ein Fehler steckt. Daher habe ich jetzt das Python in VHDL übersetzt und in die Simulation gesteckt, das sieht jetzt so aus: ADC erzeugt Sweep -> I2S -> FIR -> I2S -> DAC Und der UART gibt die ungefilterten und die gefilterten Werte aus mit 8 MBaud in
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FPGA - embedded Linux Interconnect Ansatz
Leute, ich habe mal eine Frage - und zwar geht es um den konzeptionellen Ansatz. Ich habe 8 ADC's an einem FPGA angeschlossen, die mit einer relativ hohen Sample-Rate Daten einfangen (200 kHz). Diese Daten sollen in ein embedded Linux System, möglichst via SPI. Meine Idee war -> der FPGA
Schmerzen macht ist, dass das Alignment der Daten passen muss. Sobald eine SPI Transaktion startet, sollte die SPI immer erwarten, dass die Daten der ADCs immer in der korrekten Reihenfolge kommen (ADC0, ADC1, ADC2, etc...) was dann mit einem normalen FIFO so erstmal nicht machbar
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Celt in VHDL umwandeln
Hi, kann mir jmd helfen den CELT codec in vhdl umzuwandeln? CELT: http://www.celt-codec.org/ gruß Up4
Das wird dann ganz schön schwierig wenn du noch keine Ahnung von VHDL oder Verilog hast. Du wirst da wohl nicht drum herum kommen. Wenn du dich mit uCs besser auskennst solltest du einen nehmen der auch SPI versteht (wegen dem Funkmodul) und versuchen dort den CELT Codec
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[Suche] Interessierte(n) an Projekt (ARM/FPGA)
wenn der Controller/Prozessor nur schnell genug ist und viel Peripherie drin hat: - min. 2 oder 3 SPI - 2 UART - ADC, 4..5 wären schön, mit vllt. 12 Bits oder 10 wären auch gut - DAC muss nicht sein, ist aber ganz lustig. Vielleicht mit DMA? - Externes Interface für SDRAM und Flash - RTC mit Battery
Serial Port Interface (McSPI) Timing). Über SPI muss am FPGA ein Gegenspieler die Daten vom ARM in Empfang nehmen und vom Seriallen ins Parallele konvertieren. Dabei geht auch wieder Zeit verloren. Über GPMC kann eine Geschwindigkeit
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Quartus Prime Lite Failed to find INSTANCE
ändert nichts am Bug. Gibt es vielleicht im Code ein Problem? Der Compiler läuft durch. Der Code: [vhdl] -- ADC reader: reads data from ADXL345 library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity g_reader is port ( clk_50: in std_logic; -- 50 MHz clock reset_n : in std_logic; -- reset signal (active low) -- SPI interface CS_N : out std_logic; -- connected to chip select of g sensor SCLK : out std_logic; -- spi clock SDIO : inout std_logic; -- spi data (bidirectional) -- data output
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Empfindlichkeit I2C 2-Wire, SPI,.
Nimm SPI. Dort sind alle Pegel aktiv getrieben und nicht von irgendwelchen Pullups definiert.
relevant. Später soll ggf. die Berechnung in einem FPGA Platz finden. Ich habe angefangen mich mit VHDL zu beschäftigen, habe aber was VHDL angeht die ein oder andere kompetente Person in meinem Netzwerk ;)
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Aktuelle Boards
, Buttons, ein kleines LCD Display, 7-Segment-Anzeigen und SRAM. Vielleicht auch noch einen IC mit SPI, einen mit I2C und VGA. Geht wohl nicht alles gleichzeitig bei der begrenzten IO-Zahl, aber ich meine, die Boards sind ja fein, aber für Anfänger die nicht Blockdesign mit CPU sondern Hardware in VHDL
dann Schalter, Buttons und LEDs, mal ein Schieberegister (für noch mehr LEDs^^), einmal etwas mit SPI (ADXL362 ?), dann noch etwas mit I2C (ADT7420 ?). Schick wäre auch einmal ADC und DAC , ein Display oder gleich VGA? Dann könnte der Anfänger schon so Dinge machen wie eine Wasserwaage mit den LEDs
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arduino Platine mit microCore und 100baseT
Fabric für die Konfiguration, so dass der Chip sofort nach dem Einschalten betriebsbereit ist. > -ADC, ca 10 bit, 10kS/s, 4 Kanäle Besser 12-bit, 10kS/s, 8 Kanäle mit seriellem SPI-Interface. Zuletzt habe ich den ADC128S102 benutzt. Das ist ein HiRel Teil und somit unnötig teuer. Ich bitte um Vorschläge
Tolle Idee Klaus! >Besser 12-bit, 10kS/s, 8 Kanäle mit seriellem SPI-Interface. >Zuletzt habe ich den ADC128S102 benutzt. Das ist ein HiRel Teil und >somit unnötig teuer. Ich bitte um Vorschläge. Was hälst du von dem Purschen: https://www.digikey.de/product-detail
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Projekt 8bit-Rechner mit FPGA-Prototyp-Gerät
Beitrag #2405229: > Hast Du auch einen Direktlink dazu? http://www.bomerenzprojekt.de/Website/CPU-vhdl.html
Interesse an der Gesamt-Konfiguration hat, findet den DDR2-RAM-Treiber als Teil der Datei flhtest.vhdl. Josef G.
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wie Chipselect bei SPI steuern?
Logik gerade etwas ganz arg schief... Mal angenommen, du hast drei Module (Input, Output und ADC), die mal was mit dem SPI-Modul haben möchten. Dein SPI-Modul sieht z.B. so aus: [vhdl] entity SPI_Modul is Port ( clk : in STD_LOGIC; dataTX : in STD_LOGIC_VECTOR( 7 downto 0);
STD_LOGIC; dataRX : out STD_LOGIC_VECTOR( 7 downto 0) busy : out STD_LOGIC); end SPI_Modul; [/vhdl] Erst werden dataTX angelegt, dann das startTX aktiviert. Wenn die Übertragung läuft, wird busy aktiv. Wenn busy wieder inaktiv ist, können die Daten an dataRX abgeholt werden. Du