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Grafische Programmiersoftware?
Funktionsgruppen zusammenklicken. Kennt jemand so ein Programm wo man ein einfaches CPLD z. B. XC2C64A oder XC9572XL auf die Arbeitsfläche ziehen kann und in dem CPLD dann die Gatter mit den Verbindungen auch zu den Chipanschlüssen plazieren kann und daraus der VHDL-Code erstellt wird? Im voraus vielen Dank
und simulieren. http://uhaweb.hartford.edu/kmhill/suppnotes/iseschem/index.htm XC2C64 und XC9572XL werden unterstützt.
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XC9572XL kein CLK?
all zu simple ist - ich bin nämlich blutiger Anfänger. Im folgenden Beispiel brennt die LED am XC9572XL (VQ44): [c] NET "CLK" LOC = "P43"; NET "LED1" LOC = "P20"; NET "RESET" LOC = "P33"; entity alogic is Port ( CLK : in STD_LOGIC; RESET : in STD_LOGIC
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Buch von Rainer Jost - gutes Einsteigerbuch?
" genommen hätte. Aber was taugt es inhaltlich? Das Buch bezieht sich im Wesentlichen auf den XC9572, was wohl für den Einstieg ganz ok ist, oder? Welche Bücher sind ansonsten zu empfehlen - evtl. auch als Ergänzung - und wovon sollte man lieber die Finger lassen, z.B. weil veraltet oder voller Fehler
Experimentierboard für die Arbeit mit Programmierbarer Logik Dieses Experimentierboard verfügt über einen CPLD XC9572 mit 72 Makrozellen eine JTAG-Schnittstelle zur Programmierung des Chips vom PC aus 2 Generatoren, einer davon, der Low Frequency-Generator, gestattet eine einstellbare Frequenz 8 Schalter mit Anzeige-LEDs
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Wie überprüfen ob ein XC9536 einen Reset durchführt?
Hallo, ich habe Probleme mit einem XC9572. Der PLD ist in einer Schrittmotorsteuerung. Ab und zu gibt er ausgangszustände aus welche eigendlich nicht sein dürften. Ich habe jetzt die Vermutung das Störungen durch Schaltvorgänge auf der Platine es irgendwie bewirken das der XC9572 einen internen Reset durchführt. Wie kann ich überprüfen ob er dies tut. Im Webpack habe ich eine Option gesehen an der man einstellen kann ob alle Flip-Flops zu anfang low oder high sein sollen. Ist
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CPLD unbenutzte Pins an GND
Hallo, ich nutze einen XC9572XL VQ44. Laut Xilinx soll man unbenutzte Pins auf GND legen. Gilt das auch für unbenutzte GCK-Pins - speziell Pin 1 des besagten CPLD's?
@ Klaus (Gast) >ich nutze einen XC9572XL VQ44. Laut Xilinx soll man unbenutzte Pins auf >GND legen. Wäre mir neu. Man KANN es machen, wenn man sehr viele IOs hat die gleichzeitg schalten und Ground Bounce verursachen. Man MUSS es aber
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Takt zwingend notwendig für einen CPLD
Hallo zusammen, wollt mal fragen, ob für ein CPLD zB XC9572XL zwingend ein Quarz notwendig ist um beispielsweise Gatter zu benutzen? Wenn man eine Clock benötigt, was nimmt man da gängigerweise? Danke und Gruß Spice
@ Spice (Gast) >wollt mal fragen, ob für ein CPLD zB XC9572XL zwingend ein Quarz >notwendig ist um beispielsweise Gatter zu benutzen? Nein, einen Takt braucht man nur für Speicherelemente, auch [[FlipFlop]]s genannt. > Wenn man eine Clock benötigt, was
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Impuls kürzer als Takt erzeugen
Ich benutze einen XC9572-15 und habe nicht ein Pin mehr übrig :-( Mal gucken ob die Lösung ein Ansatz ist.. aber leider erst heute abend. Danke Euch !!
@ Ralph H. (guru) >Ich benutze einen XC9572-15 und habe nicht ein Pin mehr übrig :-( >Mal gucken ob die Lösung ein Ansatz ist.. aber leider erst heute abend. Ich wette mal, dass dein Problem locker ohne einen solchen unsinnigen Puls auskommt
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XC9572XL & Counter
Hi Leute mache grade meine ersten Versuche mit HDL Abel und wollte grad mal mit dem XC9572XL nen 4-Bit Counter entwerfen. Die Zustände der einzelnen FF sollen mir zur Kontrolle noch über 4LEDs angezeigt werden. Ganz einfach also. Takteingang: Pin 5 LEDs: Pin 35-38 hier der Code:
= Counter + 1; [L0..L3] = [Q3..Q0]; END Ergebnis ist: nach dem übertragen macht der XC9572XL zwar irgendwas d.h die LEDs wechseln und blinken wie wild im Takt, aber eben nicht schön (dez)1->2->3->4->5 usw, sondern völlig durcheinander und das auch noch bei steigender und mal bei fallender
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Xilinx ngdbuild meldet logical net has no load, wo finden?
Hallo, ich bin grad an einem projekt mit nem Xilinx XC9572. Ich arbeite mit den Schmematics, leider nicht mit VHDL. Mein Schaltplan ist jetzt ca 10 DIN A0 Seiten groß, jetzt meldet ngdbulid das mein logical net 'N767' no load hat. Das bedeutet ja das irgendwo
schon drauf. Das mit den optimierungen abschalten klappt nicht. Dann passt es nicht mehr in den XC9572 rein, der optimiert mir schon ne menge weg denke ich. Ich werd wohl damit leben müssen. mfg Stefan
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XC9536 pinkompatibel zum XC9572
Moin, einfach eine kurze Frage: Ist der XC9572 im PLCC44-Gehäuse pinkompatibel zum XC9572, so dass ich ihn einfach und ohne jede Änderung in einer Schaltung austauschen kann, wenn ich mehr Macrocells benötige? Gruß, Jörn
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Interesse an einfach erweiterbarem Experimentierboard fuer den Xmega128a1?
die von Altera schwerer beschaffbar, Xilinx gibt es auch bei Reichelt. Ich dachte an sowas wie XC9572XL. Olli
von Altera schwerer beschaffbar, Xilinx gibt es auch bei Reichelt. > > Ich dachte an sowas wie XC9572XL. > > Olli 9572XL ist Mickey Mouse CPLD, der MAX II ist dagegen sehr gute wahl - guck dir beim farnell an, MAX II 240 QFP 100 kostet genau so viel wie XC9572XL QFP 100, ist dafür 300%+ grosser
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AD-Bus auf SPI Umbauen
auch blockweise arbeiten kann, könnte aber andererseits den Aufwand im CPLD verringern (ist ein XC9572, da passt nicht wahnsinnig viel rein). Stefan
> ist ein XC9572, da passt nicht wahnsinnig viel rein Das kommt darauf an, was man daraus macht ;-) > Ja, jetzt kommen wir denke ich zum Knackpunkt; wie macht man das? Für SPI-EA im CPLD sieh da mal nach: http
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Dringend Hilfe gesucht - XC9572xl
---- any Xilinx primitives in this code. library UNISIM; use UNISIM.VComponents.all; entity xc9572_demo is port( -- Clock-Erzeugung clk_in: in std_logic; clk_speed: out std_logic; -- Displays seg: out std_logic_vector(7 downto 0); disp: out std_logic_vector
std_logic_vector(3 downto 0); -- LED's led: out std_logic_vector(7 downto 0) ); end xc9572_demo; architecture Behavioral of xc9572_demo is -- Zähler -> Ausgang signal q: STD_LOGIC_VECTOR(29 downto 0) := "000000000000000000000000000000"; -- Zähler -> Folgezustand
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Eagle LBR für Xilinx 9572 PLC44 gesucht
Ich besitze die EAGLE 4.16 Not Profit Licence und benötige dafür die Libary für den CPLD Xilinx XC 9572 imm PLC44 Gehäuse. Alles was ich finde ist entweder nur für höhere Versionen oder nicht im passenden Gehäuse. Schön wäre, wenn mir das jemand zur Verfügung stellen kann. Ich möchte den XC9572 im
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TTL zu CPLD o.ä. umdesignen
Ich hab etwas ähnliches letztens mit einem XC9572 gebaut. Programmer gibts für Parallelport zum selberbasteln. Software wird von Xilinx zur Verfügung gestellt. Ausser dem Aufwand für Einarbeitung und evtl. kleine Entwicklungsplatine und Programmer
A. Hermano schrieb: Du hast 32 Zähler und 32 Latches, brauchst also >64 Macrozellen. D.h XC9572 oder XC95108 sollten es tun. > Preislich ist das eigentlich unschlagbar, bei Reichelt alle 6 zusammen > gut 1 Euro. Aber leider nimmt das doch ziemlich viel Platz weg. Wenn Du TQ100 löten
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3.3V Regler & defektes CPLD?
Regler) mit 10µF am Eingang (5V) und 10µF + 100nF am Ausgang (< 10mm Strecke). Er muss lediglich ein XC9572XL (TQFP 100pin) mit 5x 100nF Abblock-Cs versorgen. Sieben PCB funtionieren, aber an zwei PCBs kommt der 3.3V Ausgang nur auf 1.1-1.2V. Alle Abblock-C + die 10µF+100nF am Reglerausgang habe ich schon
eingestellt. MM und LabNT zeigen ~50mA an, CPLD ist kälter als mein Daumen! Lt. Datenblatt sollte ein XC9572XL um 20mA ziehen (ohne Last). Bei meinem hängen als Last 5V I/Os dran (2x 4MBit Flash, ein RTC und drei 74HCT245). Der 5V Zweig steht aber nicht unter Spannung für obige Messung!
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Schnelle 10Bit PWM mit CPLD [VHDL, CPLD, Bascom]
PWM Code bereits 34 (von 36) Macrozellen, da ist also kein Raum mehr für Erweiterungen. Mit einem XC9572 wäre das natürlich machbar, aber für mein Projekt brauche ich eigentlich keinen besonders genauen Takt, da reicht der interne Oszillator des Mega8. @gast Weil dann die Drossel kleiner sein kann
Code bereits 34 (von 36) > Macrozellen, da ist also kein Raum mehr für Erweiterungen. > Mit einem XC9572 wäre das natürlich machbar, aber für mein Projekt > brauche ich eigentlich keinen besonders genauen Takt, da reicht der > interne Oszillator des Mega8. Alles klar dann geht es nicht, war nur so
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Oszilloskop mit AVR
. In einen XC95108 passt ein kompletter VGA Controller. Die SRAM Ansteuerung habe ich in einem XC9572 mit 44Pins gepackt. Was haltet ihr von einer kontinuierlichen Aufzeichnung die erst kurze Zeit nach der Triggerung gestoppt wird ? So kann man sich auch das Signal vor der Triggerung anschauen.
Oszilloskop eigentlich kosten ? Mein 32MS 8Kanal Logikanalyser/Oszi hat rund 20 gekostet (mega8515, XC9572, 2xKM424C257, Quarzoszillator, ein paar HCMOS)
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[V] Xilininx CPLDs
Projekte verkaufe ich folgende CPLDs: 2x XC2C64A 7C, VQFP44 á 2,8€ 2x XC2C128 7C, VQFP100 á 6€ 3x XC9572XL 10C, VQFP64 á 2,8€ Alle ICs sind neu, und ESD gerecht verpackt. Bei Interesse unter webfreak@gmx.at melden
> 3x XC9572XL 10C, VQFP64 á 2,8€ Würde ich nehmen.
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Xilinx XC9500 Macrocell Power Mode setzen
Kann mir jemand mal spontan sagen, wie ich den "power mode" für Makrozellen innerhalb eines XC9572 im ISE individuell konfigurieren kann? Habe bislang nur den globalen Schalter in den Fitter Einstellungen gefunden. Der bringt mich aber nicht weiter, weil mein Design nicht mehr funktioniert,
>Kann mir jemand mal spontan sagen, wie ich den "power mode" >für Makrozellen innerhalb eines XC9572 im ISE individuell >konfigurieren kann? Über Constraints im [[UCF-Dateien]]. Syntax lässt sich fix in der Hilfe finden bzw. im Constraints Guide. MFG Falk
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Probleme mit CPLD Programmierung
wiederholten Male überprüft und keinen Fehler entdeckt. Habe zuletzt noch einen Versuch mit dem XC9572XL (3,3V PLCC44 Gehäuse) durchgeführt. Neueste Sofware von Xilinx ISE und iMPACT 6.2.03i und Deine ältere Version. Im Anhang habe ich mal das Logfile nach einem Programmierversuch hinzugefügt. @
@ all Bei aktuellen XC9572 und Webpack 4.2 hatte ich mal das Problem (nach dutzenden erfolgreichen programmieren), daß er immer mittendrin abbrach. Auch lesen der Checksum lieferte ne Fehlermeldung. Beim Impact "edit" -> "preferences
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XC9572 für Eagle
Hallo Ich suche eine Eagle-Library für den Xilinx XC9572 PC84. Kann mir jemand helfen? :-) Gruss Michael
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XC9572 Timing Identifikation
Hallo, ich habe hier einen XC9572 PQ100AEM0025 vor mir liegen. Leider entspricht die Bezeichnung nicht dem wie bei Xilinx angegeben. Was für ein Timing ist das? 25ns gibt's anscheinend nicht. Gibt's irgendwo eine Tabelle, wo das
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[V] CPLD Dev Boards, 2-fach und 4-fach SUB-D Umschalter, Kamer- und Smartphonehalterung
unbenutzt - XILINX XC9536XL Devboard, Programmieradapter, Software auf CD, neu, unbenutzt - XILINX XC 9572XL (passt auch in Stecksockel von obigem DEV Board) . neu, unbenutzt - Halterung für Fahrradlenker etc. mit Schraubverbindung, z.B. für Fotokamera oder ähnliches, sehr massiv und hochwertig (3 Stück
- XILINX XC9536XL Devboard, Programmieradapter, Software auf CD, neu, > unbenutzt > - XILINX XC 9572XL (passt auch in Stecksockel von obigem DEV Board) . > neu, unbenutzt Ich würde die nehmen. 20€ plus Porto? Paypal wär super. Grüsse, René
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Logic Analyzer bauen
ihr mir ja etwas weiterhelfen :-) 1. Samplerate. Mehr als 50 MHz dürften mit dem vorgesehenen XC9572 kaum drin liegen. Reicht das? Wie weit reicht das? Und ist das überhaupt realistisch? 2. Analogteil. Soweit ich es sehe, werden die zu analysierenden Signale 5 V oder 3.3 V haben. Dürfte ja eigentlich beides vom XC9572 verstanden werden. Aber welche besonderen Probleme könnten die bis zu 50 MHz schnellen Signale mit sich bringen? 3. Triggerung. Was braucht man hier in der Praxis? 4. Speichertiefe...? Jaja
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Xilinx XC9572XL TQ100 JTAG Programming Problem
Hallo zusammen, ich habe ein JTAG-Programmier-Problem mit einen Xilinx XC9572XL TQ100 und meinem Xilinx USB-Programmer Cable. Ich habe zuvor mit dieser Software-Installation und selbem Programmer-Kabel erfolgreich den kleineren CPLD XC9572XL programmiert; Dev-Board: https
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Waveshare Platfrom Cable USB DLC10 fuer 5V
Teil. Ich kann damit also z.B einen FPGA mit Daten versorgen. Probiere ich das mit einem alten XC9572 oder XC9536 funktioniert es nicht. Die Teile geben als Devicecode immer 0000000000000 aus und iMPACT weigert sich dann. (Mit Oszi keine Daten auf TDO zu sehen) Wenn ich das richtig sehe liegt es
DLC10 für alte 5V Technik nicht ganz sauber ist. Ich habe hier zwei Testboards. Einmal mit einem XC9572 in PC44 und einmal mit PC9572 in PC84 Gehäuse. Beide komplett im 5V betrieb. (core und IO) Stecke ich den Flasher so an so geht es, ich kann flashen, aber die Stromaufnahme beim anstecken des JTAG
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Frage zu CLPD von XILINX
Hallöchen zusammen. Ich hoffe es ist einer unter euch der mir Fragen zum CLPD XC9572 oder auch XC95288 beantworten kann. Wenn ich es richtig im datasheet gelesen habe gibt es drei verschiedene Geschwindigkeitsvarianten von 15ns 10ns und 5ns . Ich fange eigentlich mit CLPD und FPGA
Datenblatt zum XC9572: http://direct.xilinx.com/bvdocs/publications/ds065.pdf Auf Seite 4 steht, worauf sich diese Nanosekunden beziehen: TPD I/O to output valid - 7.5 - 10.0 - 15.0 ns und zwei Beispiele mit Fußnoten
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PAL/NTSC Encoder in VHDL
Version mit 256 (oder zumindest 64Farben, also 2bit pro Pixel) möglich ? Falls ja, würde das in einen XC9572 passen ?
macht das dann schon Sinn (Vergleich: Sinclair ZX Spectrum hatte 6,75K Bildwiederholspeicher). XC9572 gibt es recht klein und kann gut mit SAA7121 konkurrieren. Besonders gut finde ich die Verwendung des Atmega-Taktes. Sicherlich kennt ihr das Formum mit der analogen Encoder-Lösung: http://www.4freeboard.to
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Frequenzzähler mit ICM7226
Leider gibt es das Frequenzzähler IC ICM7226 nicht mehr. Würde das in ein XC9572 passen? Wie schreibe ich das in VHDL?
Global Bläher schrieb im Beitrag #2187463: > Würde das in ein XC9572 passen? Nein. Zuwenige Maktozellen/Flipflops. Allein schon der Zwischenspeicher für die Anzeige braucht 8x4 Register, dazu diverse Vorteiler und etliche Ausgänge... > Wie schreibe ich das in VHDL
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Xilinx CPLD - Byte-IO PIN Assignment im selben Funktionsblock ja/nein?
Hallo zusammen, in meiner XC9572 Xilinx CPLD-Anwendung gibt es 8 bzw. 16 Bit breite "Worte" zu verarbeiten (Input / Output). Wie sollte ich am Besten die Pins zu den einzelnen Wort-Bits zuordnen? Für ein n-bit Wort "w" sei "w[
cpld_function_block_pin(i) der Pin für die ite Makrozelle in einem Funktionsblock ist (sagen wir Block 1). Für meinen XC9572 PC84 wäre z.B. für Block 1: cpld_function_block_pin(1) = 4, cpld_function_block_pin(2) = 1, usw. Macht es nun Sinn, für die Wortbit-Pin-Zuordnung sicherzustellen, dass sie "im gleichen Funktionsblock
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Rechteck-Oszillator für CPLD
CPLD zu takten? Welche Rechteck-Oszillatoren sind am besten geeignet? P.S: Kann man einen CPLD (XC9572) mit 3 Taktgebern gleichzeitig verbinden (GCK1, GCK2, GCK3) und im VHDL-Code festlegen, welcher dieser 3 Taktgeber die Schaltung versorgt? Welche zusätzliche Aufgabe haben die Pins GSR,GTS1 und GTS2
sind am besten >geeignet? Jeder der 5/3.3V TTL/CMOS ausspuckt. >P.S: Kann man einen CPLD (XC9572) mit 3 Taktgebern gleichzeitig >verbinden (GCK1, GCK2, GCK3) und im VHDL-Code festlegen, welcher dieser >3 Taktgeber die Schaltung versorgt? Ja. >Welche zusätzliche Aufgabe haben die Pins GSR
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brauche hilfe bei VGA LCD interface controller projekt
regelt. Welche Hardware würde man am Besten für das Projekt verwenden? Ginge das z.B. mit einem XC9572XL 10ns von Xilinx den gibts bei Reichelt schon für ca. 3€ ? Als RAM wäre meiner meinung nach n V- oder W-RAM sinnvoll, aber wo bekommt man die Dinger? Aber viel wichtiger noch, wo gibts n gut verständliches
144Poliges!). Also Tja, wenn du es schaffst, die Logik in einen CPLD zu pressen . . . >mit einem XC9572XL 10ns von Xilinx den gibts bei Reichelt schon für ca. >3€ ? Nicht wirklich ;-) > Als RAM wäre meiner meinung nach n V- oder W-RAM sinnvoll, aber wo >bekommt man die Dinger? Aber viel wichtiger
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VCCIO beim XC9572-PC84
Sind die beiden VCCIO-Pins intern verschaltet oder gibt es beim XC9572-PC84 2 getrennte IO-Bänke und wenn ja wie ist da die Aufteilung? Ich bin der Meinung mal derartiges Gelesen zu haben finde aber derzeit nichts.
> XC9572 Das ist ein uralter Zombie, da hat noch keiner an mehrere Bänke gedacht. Alle Vccio-Pins gehören an das selbe Potential.
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Wie viel passt in die FPGAs von Xilinx rein?
Um VGA-Signale zu erzeugen müsste ein XC9572(XL) ausreichen, für das eigentliche VGA-Timing reicht ein XC9536(XL). Für einen Prozessorkern benötigst du schon ein FPGA. Schreibe am Besten erst den Code und suche dann das FPGA oder CPLD aus, weil
verstehst du unter VGA-Timing im Unterschied zu "VGA-Signale" ? Nach meiner Erfahrung wird ein XC9572 für eine VGA sehr knapp. Für einen VGA Text Kontroller, der also im VRAM nur die ASCII+Color Bytes speichert und diese dann mit Hilfe einer Zeichentabelle anzeigt benötigte ich einen MAX7128S, sprich
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Retro Projekt: 68000
Baukasten gefunden. Meine Idee wäre: 68000 DRAM (2 MB, 30 pin SIMMs) CPLD für DRAM Controller (XC9572) Propeller als boot ROM und video controller, irgendwie :), (leider hat den Propeller so wenig PINs :()
Alejandro P. schrieb im Beitrag #3944491: > DRAM (2 MB, 30 pin SIMMs) > CPLD für DRAM Controller (XC9572) Ganz sicher kein SRAM? So richtig Retro ist ein CPLD ohnehin nicht, damals wären eher PALs angesagt.
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CPLD Buchtipp
beschäftige, da die ja auch noch über ISP programmierbar sind (zumindest den, den ich gesehen habe: XC9572XL von Xilinx). Naja, ich möchte jetzt eigentlich nicht, dass mir jemand die genaue Funktionsweise und das Blablabla rundherum erklärt. Ich schaue mich eigentlich wegen Büchern und/oder Dokumentationen
und realisieren" von Rainer Jost (ISBN 978-3772340260, Franzis-Verlag). Es drehte sich um den XC9572XL und ist heute regelmäßig zu Tiefstpreisen bei den üblichen Remittenden-Tandlern zu haben, was mir für den Autor sehr leid tut, denn ich hatte damals wegen der zum Buch gehörenden Experimentierplatine
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Quercheck: Gameboy Konsole
P.S. Wollte ursprünglich auf einer CPLD aufbauen, kann aber wegen Packages und so nur den Xilinx XC9572XL verarbeiten und der hat nur 72 Macrozellen, da geht nicht viel vom Platz her. Würde es wahrscheinlich nicht mal schaffen, ein komplexeres VGA Signal zu generieren.
. Wollte ursprünglich auf einer CPLD aufbauen, kann aber wegen > Packages und so nur den Xilinx XC9572XL verarbeiten und der hat nur 72 > Macrozellen, da geht nicht viel vom Platz her. Würde es wahrscheinlich > nicht mal schaffen, ein komplexeres VGA Signal zu generieren. Das wäre aber der funktionierende
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[V] 5St. Xilinx CPLD XC9572XL-10TQG100C
Hallo, 5 neue noch lieferverpackte CPLDs abzugeben. Xilinx CPLD XC9572XL-10TQG100C https://de.farnell.com/xilinx/xc9572xl-10tqg100c/cpld-flash-10ns-100mhz-tqfp-100/dp/2831284 Aktuell - wenn lieferbar - Neupreis um die 5€/St. (geliefert im großen Tray - Würde aber
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Erzeugung eines Interrupts bei Änderung im Datenbus mittels CPLD
und möchte folgendes realisieren: Es soll ein 16 Bit Datenbus überwacht werden. (16 Eingänge am XC9572) Wenn sich ein beliebiges Bit dieses Datenbusses ändert, dann soll ein Ausgang am CPLD auf HIGH gesetzt werden. Ich nenne dieses Ausgang INTERRUPT. Dieser Ausgang soll so lange HIGH bleiben, bis
@Andreas N. (poolspieler) >Es soll ein 16 Bit Datenbus überwacht werden. (16 Eingänge am XC9572) >Wenn sich ein beliebiges Bit dieses Datenbusses ändert, dann soll ein >Ausgang am CPLD auf HIGH gesetzt werden. Ich nenne dieses Ausgang >INTERRUPT. >Dieser Ausgang soll so lange HIGH bleiben
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[V] Konvolut XILINX CPLDs : XC9536XL, XC9572XL, XC95144XL und XC2C64A.
//www.mouser.de/ProductDetail/Xilinx/XC9536XL-10VQG44C?qs=rrS6PyfT74cvMeUlDPnLVA%3D%3D 3 St. XC9572XL-7VQ64 VQFP64 https://www.mouser.de/ProductDetail/Xilinx/XC9572XL-7VQ64C?qs=rrS6PyfT74dWudUaG0Nmgg%3D%3D 3 St. XC95144XL-10TQG144C TQFP144 https://www.mouser.de/ProductDetail/Xilinx/XC95144XL
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Eigenbau DSO Dimensionierung Digitalteil
werden, für Ein-Kanal-Betrieb möchte ich alle 4 ADC zusammenschalten. Ich würde gerne Xilinx CPLD XC9572XL verwenden um die ADCs zu takten und jeweils ein CPLD verwenden um die Daten auf jeweils 2 SRAM aufzuteilen, so bräuchte ich nur SRAMs bis ca. 40 MHz. Kann ich nun mit einem 80MHz Takt an meinem
Der XC9572 sollte für sowas grad noch schnell genug sein. Trotzdem rate ich dir eher zu einem Coolrunner, da du vermutlich nicht wirklich die 5 Volt Kompatibilität der 95er brauchst. Ansonsten sind die Herstellerangaben
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xilinx cpld vhdl, bad synchronous description
habe hier jetzt diesen jtag-programmer von xilinx (der mit den zwei HC125) zwei XC9536 und einen XC9572 (reichelt) und ... ... fragen: :) - was ist denn eine macrozelle? - kann ich im vhdl-code fest zuweißen welche pins meine einzelnen ports bekommen? und wenn ja, verringert das dann die leistung
größeren cpld/fpga? wenn ja, wo bekomme ich diese denn her? bei reichelt gibts nur den XC9536 und den XC9572... so... *g* ich hoffe dieser text ist einigermaßen verständlich und hab hoffentlich nix vergessen gruß marcel
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CPLD-Signal-Verstärker
einer Schaltung habe ich einen mir nicht logisch erscheinenden Aufbau entdeckt: Ich habe einen CPLD XC9572XL, deren Ausgänge mit einem 74HCT540 verbunden sind und damit negiert ein paar LEDs schalten. Also die Kathodenseite der LEDs sind jeweils mit einem Ausgang des 74HCT540 verbunden. Warum macht man
> Ich habe einen CPLD XC9572XL, deren Ausgänge mit einem > 74HCT540 verbunden sind und damit negiert ein paar LEDs schalten. Diese HCT540 können gegen GND mehr Strom schalten, weil die dafür nötigen N-Kanal Fets niedrigere Durchgangswiderstände
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XC9572 erzeugt falschen Takt
Hi, ich will mit einem mit dem XC9572 einen Takt für eine CCD-Zeile erzeugen, nur leider will der CPLD nicht so wie ich es ihm sage. Ich der Simulator sagt zeigt mir das was ich sehen will, einen Takt (ccd_clk) mit knapp 20,9kHz. Als ich
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Theorie: Xilinx selbstbau JTAG Programmer
svnroot/xc3sprog/trunk/devlist.txt #XC95XL 09602093 8 0xfe XC9536XL 09604093 8 0xfe XC9572XL 09608093 8 0xfe XC95144XL 09616093 8 0xfe XC95288XL #XC95 09502093 8 0xfe XC9536 09504093 8 0xfe XC9572 09506093 8 0xfe XC95108 09508093 8 0xfe XC95144
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Fehler beim Programmieren von XILINX CPLD
Hallo, ich habe mir ein Design mit dem ISE10 erstellt und möchte es in einen XC9572-15PC84 übertragen. Wenn ich "Implement Design" starte läuft Synthese, Translate, Fit und Generate Programming File" ohne Fehler. Allerdings wird der Punkt "Configure Target Device" nicht mit ausgeführt
Fehlermeldung. Beim bestätigen mit ok, starten "iMPACT" nicht mehr. Der Fehler tritt bei den CPLD´s XC9572-15PC84 und XC9536-15PC44auf, jedoch nicht bei XC95144XL-5TQ144. Kann mir einer von euch sagen wo der Fehler ist?? bzw wie ich das erstellte Programmierfile irgendwie anders in meinen cpld bekomme
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ist Zähler syncron im Chip
hallo, ist ein interner 8bit Zähler bei 4 Xilinx XC9572XL CPLD (gesteuert vom gleichem Takt Pin) immer syncron, oder können Abweichungen entstehen? z.B. Zähler 1: 11001101 Zähler 2: 11001101 usw. Der Hintergrund ist folgender. Jede CPLD steuert 2
@Siegfried Saueressig >ist ein interner 8bit Zähler bei 4 Xilinx XC9572XL CPLD (gesteuert vom >gleichem Takt Pin) immer syncron, oder können Abweichungen entstehen? >z.B. >Zähler 1: >11001101 >Zähler 2: >11001101 Um das zu erreichen musst du sie alle synchron
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PWM: uC oder CPLD ?
Schiftregister oder ähnliches benötigen würde. Daher die Idee, das ganz per CPLD zu machen. In einen XC9572 passen aber gerade mal 7 PWMs. Gibt es da irgendeinen Trick um mehr PWMs unterzubringen, oder soll ich es doch besser per Software in einem uC machen ? Wiso wird für die beiden 4bit Werte eigentlich
vorallem, wenn der PWM sehr schnell arbeiten soll. Das mit dem "nicht hinkriegen" war NUR auf den XC9572 bezogen! Mit einem größeren, der genug Macrozellen hat, ist das ohne weiteres machbar (und wie ich finde eleganter als mit einem MC, aber das ist Geschmackssache). Gruß Henrik
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Frequenzerzeugung
Makrozellen in Hobby-freundlichen MLCC-Verpackungen (die kann man noch in Sockel reinstecken). Z.B. den XC9572, der hat 72 Zellen und laeuft auf 5V. Fuer niedrigere Betriebsspannungen gibt es mehr Auswahl. Wolfgang
Spektrallinien eben etwas breiter. Also dann werd ich wahrscheinlich mal in Richtung CPLD gehen. Der XC9572 ist mir von den Dimensionen fast etwas zu groß!? Theoretisch brauche ich ja nur 5 Portpins (4xBCD, 1xCLK) und genug Makrozellen um den Zähler bzw. Codeumsetzung BCD-->Frequenz unterzubringen. Ich