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Logic Analyzer Core (Logic Analyzer)
*edit* : line 49 ist dabei [vhdl] has.num_sram <= hw_conf_field(7 downto 6); [/vhdl]
] [vhdl] architecture RAMB4_S16_banking of ram_1536x16 is ... end architecture RAMB4_S16_banking; [/vhdl] [vhdl] architecture infering of ram_1536x16 is ... end architecture infering; [/vhdl
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Meine FPGA videotutorials für Einsteiger
VHDL on DE1 Altera Board http://www.youtube.com/watch?v=mS0VZwnZssA
funktioniert und angesteuert wird, Vorteile , Nachteile etc. Genau so habe ich gelernt, wie RS232, VGA oder SPI Interface funktionert, indem ich eins selber in VHDL von NULL geschrieben habe. Ich denke solche voll mit interessanten Bauteilen bestückte Entwicklungsboards sind genau das richtige für den Einstieg
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Parallax Propeller
einen kleinen 8-Bitter, wie z.B. die AVRs, als schnellen(!) Datenlogger einzusetzen? Einfach einen ADC über SPI mit ein paar hundert kHz samplen lassen und dann die Daten auf eine SD-Karte schaufeln. Hört sich einfach an, gell? Geht aber in die Hose, weil das Teil hat nur einen SPI Port und während
als >schnellen(!) Datenlogger einzusetzen? Dafür sind die auch nicht gedacht. >Einfach einen ADC über SPI mit ein paar hundert kHz samplen lassen und >dann die Daten auf eine SD-Karte schaufeln. Hört sich einfach an, gell? In diesem Falle würde ich einen parallel-ADC nutzen und gut ists.
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Mit welchem FPGA anfangen/einsteigen?
ein beliebiges FPGA Board nehmen das auch eben Spielwiesen bietet. Taster, Schalter, LEDs, Display, ADC, DAC, RAM, Flash, I2C/SPI Bausteine, ... wichtig ist, dass das von einer aktuellen Entwicklungsumgebung unterstützt wird. Denn du willst ja den aktuellen Stand lernen. Marvin K. schrieb im Beitrag
es nicht an, d.h. fuer ernstes High-Speed muss man haendisch optimieren, was man mit klassischem VHDL schon mal vergessen kann.
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Verständnisproblem interprocess communication
Prozessen? Bsp Daten von SPI in den RAM schreiben oder Befehle von UART an die State-Maschine? Oder noch besser Daten vom ADC -> Filter -> PI-Control -> PWM Wie synct man das? Lothar M. schrieb im Beitrag #4616851: > Das
der Hardware letztlich nur ein paar Flipflops, die miteinander verbunden werden. > Bsp Daten von SPI in den RAM schreiben oder Befehle von UART an die > State-Maschine? Oder noch besser Daten vom ADC -> Filter -> PI-Control > -> PWM > Wie synct man das? Der wichtigste "Synchronisator" ist der
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Projekt - universelle analoge Oszilloskop-Vorstufe
die freie Wahl an AA-Filern und ADC's sowie ggf. notwendige ADC-Buffer besteht. Als DAC habe ich den LTC2602 (16bit) verbaut, wie er auch im Welec-Projekt Verwendung findet. Ich habe also weitestgehend all das im Schaltplan, was zu
nur eine SPI konfigurierbar ist oder man führt die SPI mit 3 CS-Signalen heraus. Aus meiner Sicht wäre erstere Lösung eleganter, macht jedoch ein Stück Intelligenz notwendig. Hier böte es sich an einen kleinen
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Formale Verifikation als Privatmann
. Zum Beispiel als Einstieg: https://pepijndevos.nl/2019/08/15/open-source-formal-verification-in-vhdl.html
nur eine Sprache. PS: Noch eine Seite zum Einstieg: https://vhdlwhiz.com/formal-verification-in-vhdl-using-psl/
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Do's und Do Not's
Hallo, ich möchte mal einen Thread für Einsteiger in die VHDL-Programmierung aufmachen in dem eine Sammlung von "Do's und Do not's" enstehen soll. Es ist (gerade) für Leute die sich mit Software beschäftigen und dann mit VHDL in Berührung kommen eine kleine Hilfe
; [/vhdl] -beautifier benutzen (z.b Emacs vhdl mode) -Prä/postfixe an signal namen etc. verwenden z.B. _o für Ausgangsport _i für Eingänge _q für Signale aus FF V_ für variablen ...
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Was soll ich nur wählen: DSC/DSP/MCU?
Werkzeuge - Preis sollte max. 25€ / IC nicht übersteigen DIE SCHNITTSTELLEN-ANFORDERUNGEN: - SPI Master zur Kommunikation mit ADC: 10 - 40 MHz CLK - Interner Speicher für Programm (Software FIFO, Bissle Logik,...) - Interner Datenspeicher mind. 4k (Software FIFO) - 2 Wire Interface zum Austausch
bestehenden Logikelemente dient. Ja, prinzipiell stehen diese dann irgendwo zusätzlich zwischen dem ADC/DAC/MCUs und dem zentralen FPGA/SOC. Der SPI Master wird dann von den zusätzlichen FPGAs zur Kommunikation mit den ADC/DAC geliefert (vermutlich ein VHDL SPI Master). Zwischen den neuen, zusätzlichen
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Decodierung von 6 Quadratur(Drehgerber)Signalen - extern zur Entlastung des PIC
integrieren? Ausgelesen werden soll per SPI. Falls ja: welche? Viele Grüße
reichen 16 Bit Zähler locker. Aufpassen muss >man bei der Synchronisierung des CPLD Taktes und des SPI Taktes. Da hatte ich bis jetzt beides ausprobiert: a) SPI_SCK geht direkt als "clock signal" rein (rising edge etc) b) SPI_SCK wird mit clk gesampled und dann per hand eine steigende Flanke erkannt
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Neue Arduino-Module vorgestellt
und Bluetooth Low Energy * 8 Digitale IOs * 12 [PWM](/articles/PWM) Pins * [UART](/articles/UART), [SPI](/articles/SPI), [I2C](/articles/I2C) * 7 Analogeingänge (8/10/12 bit [ADC](/articles/ADC)) * 1 Analogausgang (10bit [DAC](/articles/DAC)) * Full-Speed [USB](/articles/USB) Device und Host * Anschlussmöglichkeit
VHDL unter Arduino funktioniert, soweit ich weiss, auch noch nicht. Arduino liefert nur fertige VHDL Blöcke, mit denen dann der Mikrocontroller interagieren kann. Du kannst jedoch gannz normal Quartus nutzen
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Problem mit Xilinx SERDES bei EMV Störung
! > Wie ist jetzt eigentlich was angeschlossen? > Korrekt ist meiner Ansicht: > Oscillator -> ADC CLK In > ADC DCO -> FPGA Clock In Genau so ist es angeschlossen. Und die Fädelleitung ist zwischen Oscillator und ADC CLK In. Ich weiß, dass das nicht schön ist, aber es ging halt vorerst nicht anders
es für den AD9643 Sample code (na gut in Verilog statt VHDL). ftp://ftp.analog.com/pub/HSSP_SW/fpga/AD9643_data_capture_rtl.zip Da wird direkt ein IDDR instanziert, wie das in VHDL geht siehst du hier: http://www.mikrocontroller.net/topic/227432
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Spartan 3/6 welche Constraints braucht man
der Referenz definiert. Also werden die 16bit breiten ADC Datenleitungen intern nicht weit voneinander entfernt geroutet, sondern möglichst gleich lang um gleiche Latenz zu bekommen? Wie sieht das mit einem SPI Master im FPGA aus? Muss ich hier irgendwelche
= IN x.y ns VALID z ns BEFORE "ADC_CLK"; NET ADC_DATA<0> TNM = "TG_ADC_DATA"; NET ADC_DATA<1> TNM = "TG_ADC_DATA"; NET ADC_DATA<2> TNM = "TG_ADC_DATA"; ... [/pre] > Wie sieht das mit einem SPI Master im FPGA aus? Muss
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LVDS VHDL Beispielcode
Daten austauschen, als Test. Weil LVDS eigentlich lediglich ein IO-Standard is, kannst du auch jede SPI- oder RS232-Schnittstelle statt mit einer Leitung Single-Ended auch differentiell mit 2 Leitungen und LVDS-Pegeln übertragen. Das machst du dann aber nicht im VHDL-Code, sondern im Constraint-File.
Lothar M. schrieb im Beitrag #5563215: > Das machst du dann aber nicht im VHDL-Code, sondern im Constraint-File. Bei Xilinx Vivado kann man durchaus die entsprechenden LVDS-Blöcke in VHDL instantiieren: [vhdl] OBUFDS_clk : OBUFDS generic map ( IOSTANDARD => "
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Pollin CPLD Board Erfahrungen?
shiftregisterInput; END IF; END PROCESS schieberegister; led <= data; end Behavioral; [/vhdl]
begin if RISING_EDGE(clkIn) then if(data = "01010000") then ... [/vhdl] Gruß, befro
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I2C Master -> Beispielimplementierung
Du ausgegangen? In dem Repository gibt es ja eigentlich 3 Gruppen: - die Verilog (4x) - die VHDL (3x) - die VHDL für den DallasChip (2x) Meine Erfahrungen bisher: * Ich habe die Source importiert und bekomme Probleme mit den *.v files, weil ein include file fehlt. Woher bekomme ich das?
Momentan nutze ich diesen hier: http://www.eewiki.net/display/LOGIC/I2C+Master+%28VHDL%29 Gruß
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I2C Bus: Spannungsteiler durch Pull-Up Widerstand?
mit der I2c Schnittstelle. Zu diesem Zweck habe ich mir in VHDL einen I2C Master implementiert, um den ADC als Slave ansprechen zu können. Mein erstes Problem war, dass die SDA Line gar keine Daten ausgegeben hat, dies konnte ich mit einem externen Pullup(1k bei
da diese nur vom Master als Output kontrolliert wird. Es wurden jetzt Daten über die SDA Line vom ADC ausgegeben, aber die falschen! Der Output aus dem DA Wandler war stets doppelt so groß, wie der Input am ADC. Ich dachte, das sein ein Problem mit meinem VHDL Protokoll (bitshift oder so), ich konnte
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Variabler Pulsgenerator, CPLD oder FPGA
, dann reicht ein CPLD. Aber das mit dem ADC im AVR hab ich ja schon im alten Thread bezweifelt. MfG Falk
> Wenn das so WIRKLICH funktioniert, vor allem die ADC-Ansteuerung, dann > reicht ein CPLD. Aber das mit dem ADC im AVR hab ich ja schon im alten > Thread bezweifelt. Der ADC ist extern und dessen sample&hold wird vom Pulsgenerator getriggert. Auslesen
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Imagesensor: LVDS-Daten mit Xilinx FPGA capturen
verpasst, allerdings hat der einige Macken und Beschränkungen bei den Takten. Du solltest ERST das VHDL design fertig haben, bevor du ins Layout gehst.
....aber "up to 8 LVDS channels" ist ja auch eine schwammige Angabe. Vielleicht lässt sich das per SPI einstellen?
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FPGA wirtschaftlich betrachtet
Helmut schrieb im Beitrag #2022331: > einen 2,5Gs ADC zu steuern Und wenn das jetzt ein 1-Bit-Sigma-Delta-ADC wäre... ;-)
und man kann mit jedem davon ans Ziel kommen - und lernt nebenbei die Vorteile der Verwendung von VHDL statt irgendwelcher herstellergebundenen Schaltplantools zu schätzen.
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Wittig(welec) DSO W20xxA Open Source Firmware (Teil4) Gesperrt
war VHDL höher angesehen. Jörg
hardware_t.cpp in Zeile 2908 die Rest-Warteschleife durch folgenden Block ersetzt: [c] if ((15000-49*SPI_DELAY16) > SPI_DELAY16) // if there's still more time to kill than the shift time { Sleep_us(15000-49*SPI_DELAY16); // wait for SPI shifting it out, plus remaining relay settling time }
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Projekt: Cypress USB FX2 an FPGA; Timing Analyse für FSM
Es ist ein ausgereiftes API dabei, wie es scheint, man kann allerhand machen. FPGA-Kofiguration, SPI, IIC, usw....
wieviele Daten zur Abholung bereit stehen. Sonst bekommt er nix. Und wieso musst du abfragen, wann die ADC-Daten zur Verfügung stehen? Das legst du doch selber mit dem Timing des ADC-Taktes und der Steuersignale fest. Auch hier solltest du ins Datenblatt des ADC schauen. Der ADC alleine macht ja nix, dem
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Abschlussarbeit im Bereich FPGAController mit Altium
Regler darauf implementiert und mit einem anderen > Board verglichen werden. Einen Stromregler (ADC-Regler-PWM) hat letztes Jahr bei mir ein Praktikant in 1 Monat gemacht, /nachdem/ er vorher erst noch 2 Monate VHDL gelernt hatte... > Also deiner Meinung nach sollte das nicht so schwer sein?
oder sind die vorgegeben? Gibt es zur Anbindung der Wandler schon IP-Cores o.Ä oder musst du jedes SPI auch noch von Grund auf selber in VHDL implementieren? Nach wie vor bin ich der Meinung: Schaltplan. ggf Bauteilrecherche und danach ein Layout erstellen und das Board in Betrieb nehmen, würde ich
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SPI 16-Bit Problem
Übertragung bietet, oder den Master per zusätzlicher Interrupt-Leitung darum bitten. Ich verwende SPI gerne. Aber eben für "dumme" Peripheriebausteine wie IO-Schieberegister, ADC und DAC...
. Sieh dir einfach mal das SPI Protokoll eines mehrkanaligen ADC an. Beim ersten SPI Zyklus ist die Antwort Blödsinn, weil zuvor noch keine Frage gestellt wurde, aber danach kommt immer /gleichzeitig/ mit dem nächsten Kommando ein
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AVR-ChipBasic2 - BASIC-Computer mit ATMega 644
es, auch den SPI/ISP-Anschluß mit auf das Zusatzboard zu bringen, dann könnte man das mit der Funktion SPI() erledigen. Z.B: [code] 10 OUT $200,$10 11 A=SPI(HI(C))*256+SPI(LO(C)) 12 OUT $200,$FF [/code] gibt den
Gibt es doch. Direkt im Basic. > 8-Bit-Port - OUT, DIR ,IN(n), ADC(n) > I2C-Schnittstelle - ICOMM SPI: - SPISEL, SPI(n) Jörg
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Wittig(welec) DSO W20xxA Open Source Firmware (Teil3) Gesperrt
ausprobiert. Der primäre Grund für diese Erscheinung ist wie schon gesagt ein nicht ganz sauberes VHDL-Design. Sekundär liegt es an den Start/Stop Zyklen des ADC. Der ADC reagiert etwas zickig, wenn der normale Lauf unterbrochen wird, also habe ich die Start/Stop-Logik nochmal überarbeitet nach den
, aber es stehen tatsächlich ab 10µs - 500ms nur 4K Werte zur Verfügung. Ich denke dass hier vom 4 ADC-Betrieb auf Single ADC-Betrieb umgeschaltet wird und jeder ADC hat anscheinend fest verdrahtet Speicher für 4K Werte zur Verfügung. Prüft das mal, bei mir sah es erstmal ganz gut aus. Nevertheless
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Wo sind die direkten Links auf Überschriften geblieben?
Mal von A bis Z: ADC Bit CAN DMA Eagle FIFO GPS HD44780 IGBT JTAG Kernel LCD MIDI NTSC Opamp PROM Quarz RISC SPI TRIAC UART VHDL Wanderkiste XAVRnet YaMenü ZNEO (hier wird nur JTAG und VHDL verlinkt
dMagnus M. schrieb im Beitrag #6247645: > Mal von A bis Z: > ADC > Bit > CAN > DMA Naja, bis auf wenige Ausnahmen (die Andreas vermutlich mit der Hand festgelegt hat), muss du sie schon in [pre] [[artikel]] [/pre] setzen, also: [[ADC]] [[Bit]]
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Schon mal jemand das CY8CKIT-049 4200 in der Hand gehabt?
ist neu. Die werden jetzt sehr preisguenstig angeboten. Ich benutze PSoc3 weil die einen besseren ADC hat. Die PSoc 4 ist im funktions- und entwicklungsbereich von PSoc3/4/5 die funktionieren allen mit gleichen entwickeltools (Software & VHDL) Es ist Nicht vergleichbar mit die altere serie PSoc1
entwicklungsbereich von PSoc3/4/5 die >funktionieren allen mit gleichen entwickeltools (Software & VHDL) VHDL ... sollte man die Zusatzlogik in VHDL programmieren können? Ich habe nach den Datenblättern gesucht, aber nichts zur Struktur gefunden. Wie sieht die programmierbare Logik aus?
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SmartScope - "neues" Oszilloskop
werden müssen. also 12GB/s+ DDR3 Ram Bandbreite. Also das FPGA wird dann so viel kosten wie der ADC selbst.
sagte das Gerät ist für ein Open Source Ding etwas zu teuer besonders wenn man weiß was FPGA, SDRAM, ADC usw im Einkauf kosten ^^
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8 Kanal ADC LTM9011-14 an Zynq Ultrascale anschließen
Achso, genau wie Gustl sagt, haben wir die Inbetriebnahme gemacht. Per SPI den ADC auf ein festes Pattern eingestellt und dann solange das IDELAY am Clock verstellt bis man die Grenzen hat, wo es gerade nicht mehr passt. Dann auf die Mitte im fertigen Design als fixed Delay
So, das konfigurieren vom ADC scheint schon mal zu funktionieren (über SPI). Mein Test Muster herhalte ich noch nicht zurück, muss also das Auswerten vom frame-clock noch richtig machen. Gibt es da eventuell ein Code Schnipsel
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TinyFPGA BX – FPGA Entwicklungskit für wenig Geld
github.com/cliffordwolf/icestorm) verwendet werden. Abgesehen von Hardwarebeschreibungssprachen wie [VHDL](/articles/VHDL), [Verilog](/articles/Verilog), [Migen](https://m-labs.hk/migen/manual/introduction.html) oder [Chisel](https://chisel.eecs.berkeley.edu/) wird auch die grafische Schaltungseingabe unterstützt
ins Flash geschrieben und ist > Write-protected. Zerschiessen kann man ihn höchstens wenn man per SPI > WriteProtect aufhebt und einen ChipErase ausführt. In diesem Fall gibt > es auf der Unterseite Pads für die Neuprogrammierung des Bootloaders, > das geht über SPI, sollte also mit einem RasPi
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8 Kanal 50Ms/s AVR Logic-Analyzer
ist mein Bekannter am sondieren. Mit dem Takt zusammen kann man dann natürlich auch einen Flash-ADC sammt Bereichsumschaltung erledigen. Allerdings sollte der ADC selbst da nicht programmierbar sein, sonst müsste man noch eine I2C/SPI rausführen und dann werden wieder die Pins am Mega48 knapp. ;-
die TTL Logik wäre ja schon was für unsere VHDL Gemeinde
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AD-Wandlung auf Altium Nano Board 3000
der AD Wandler auf dem Nanoboard3000 kann über SPI angesprochen werden. Ist ein ADC084S021. Der Display Controller ist ein ILI9320 mit Intel i80 bus interface. Der Schritt 2 nach 3a und 3b könnte etwas größer werden, wenn man das nur mit VHDL machen
> Der Schritt 2 nach 3a und 3b könnte etwas größer werden, wenn man das > nur mit VHDL machen will. > > Gruß, > > dasrotemopped. Ok ! danke erstmal ! Was genau meinst du mit "wenn man das NUR mit VHDL machen will." Wie geht es einfacher bzw. nicht so komplex ?
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Wieviel Platz Braucht ein FPGA
muss man in den ps Bereich. Mit 50MHz wird es da sicher noch sehr knapp. Oder hasst du eine sehr hohe ADC Auflösung?
50 MHZ SPI-Takt verarbeiten. MFG Falk
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FPGA(Routing and Simulation)
Hallo Alle zusammen! Ich muss auf FPGA einen großen register implementieren. Daten aus ADC's werden in diesem Register gespeichert(SPI).Ich habe Code simuliert und er laüft wunderbar natürlich mit richtiger Synthese:-).Was mich Angst macht ,das Problem der Laufzeit bei einer FPGA. Ich habe
@ vhdler (Gast) >Ich muss auf FPGA einen großen register implementieren. Daten aus ADC's >werden in diesem Register gespeichert(SPI).Ich habe Code simuliert und Sowas packt man sinnvollerweise in BRAMs
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Universal LCD+Input Modul mit MachXO2
Hallo Duke, was für ein Display und mit welcher Auflösung? Ansteuerung über SPI oder parallel? Markus
den Einsatz eines DualPortRam sehen. Die paar Daten zur Anzeige einer Kurve könnte man auch per SPI von einem zum anderen senden.
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noch ein Eigenbau DSO.
für mich bei der Eingangsstufe vom PCS32/64. -AD-Wandler ADS830 oder ähnlich. Sieht passend aus: ADC0804S040 http://www.nxp.com/documents/data_sheet/ADC0804S030_040_050.pdf -Speicher CY7C199-20VC 32k x 8 (schon gekauft) -Speicherzähler 2x 74hc590 kaskadiert erstmal nur bis 4k -Zähler nach dem
noch in Abel geschrieben, das ist zwar veraltet aber (meiner Ansicht nach) näher an der Logik als VHDL. VHDL hat mich bisher immer abgeschreckt, weil es mir zu abstrakt aussah. >> Wie wäre der ADS830? > Passt, gibts aber auch nicht an jeder Ecke. Ich hatte meinen damals von Reichelt. >
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Timingprobleme, welche Constraints benötige ich?
Domänen: [vhdl] process begin wait until rising_edge(clk100_45); if counter_0 = 0 then counter_45 <= 0; else counter_45 <= counter_45 +1; end if; end process; [/vhdl] Das müsste gehen weil
So, da bin ich wieder. Hatte leider erst jetzt etwas Zeit. Zur Übersicht: Ich habe an den ADC 3 ADCs angeschlossen die jeweils 4 SDO Leitungen haben. Dazu habe ich für jeden dieser ADCs eine VHDL Komponente. In jede dieser Komponenten möchte ich jetzt für jede der 4 SDO Leitungen einen SerDes
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Guard Bits Optimierung
bits und ist etwas anderes als der beschriebene bit-growth. Bit growth ist deterministisch und das VHDL Typsystem hilft da auch mit. https://opensource.ieee.org/vasg/Packages/-/blob/1076-2019/ieee/fixed_pkg.vhdl?ref_type=tags#L44 Guard-bits sind dann eine absicherung gegen solche Dinge: Dergute
explizit die Wertebereiche fuer jedes Zwischenresultat hinschreiben. Immerhin vermeidet man die VHDL-Pitfalls wie bei der Addition von signed und unsigned. Auch ein Klassiker, der in der Verifikation immer wieder Alarm schlaegt.
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Gutes FPGA Starter-Kit?
QuickLogic, Microsemi wobei Xilinx schon immer Nr. 1 war. Meine Kenntnisse sind ca 10 Jahre alt. VHDL kannst Du mit einem Buch lernen aber die ganze Sache findet rein am PC statt. Du brauchst eigentlich gar kein Board. Wenn die Logic Zeitdiagramme das zeigen was Du willst, Deine Constraints richtig
protection • Hirose FX2 expansion connector • Three Digilent 6-pin expansion connectors • Four-output, SPI-based Digital-to-Analog Converter (DAC) • Two-input, SPI-based Analog-to-Digital Converter (ADC) with programmable-gain pre-amplifier • ChipScope™ SoftTouch debugging port • Rotary-encoder with push-button
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FPGAs in der Lehre
Funktionen zusammenpappt, statt diese Aufgabe in 1 Zeile VHDL zu erledigen.
. Für mich, der von unten her an VHDL gekommen ist, war das Buch "VHDL Synthese" genau richtig und für andere wird es nicht passen.
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Wer möchte seinen eigenen ASIC?
8-Bit-CPU - MP3-Decoder (vielleicht mti DAC) - USB (zum Lesne von USB-Festplatten) - 2x UART - SPI - 128k Flash, 32k RAM Oder muss das ein anderer Baustein sein?
alles umsonst. Um die 2x2 mm in knapp 3 Monaten voll zu bekommen würde ich einen bezahlbaren Flash-ADC vorschlagen, kann man immer gebrauchen und das EPROM bietet sich zur Kalibrierung an und/oder einen großen & schnellen FiFO für den ADC oder das LA-Project.
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Fehlersuche AD-Wandler AD9650
32768 zurück. Also das MSB gesetzt, der Rest nicht. Was funktioniert? Ich kann die Register im ADC über SPI beschreiben und lesen. Das Geschriebene kommt an, steht also in den Registern. Die verbauten Widerstände haben alle die Werte wie im Schaltplan. Die von aussen angelegte Spannung 1,8 V ist
an den ADC weitergereicht. Der ADC selber macht intern einen DC-Bias von 0.9 V. Wenn ich die Kondensatoren weglöte kann ich an jedem der beiden ADC Takteingänge eine DC-Spannung von 0,45 V messen. 1. Frage: Passt
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Einstieg: Altera vs. Xilinx
Hallo, ich möchte mich mit VHDL auseinander setzen. Bei uns in der Uni-Bibliothek bin ich auf ein altes Franzis-Buch gestoßen das VHDL anhand des Xilinx XC9572XL sehr praxisnah erklährt. Bei der weiteren Recherche musste ich aber
SIO schon mit dem Takt herumtricksen muss, dann lernt man zwar viel über Hardware, aber nix über VHDL. CPLD: http://www.lothar-miller.de/s9y/categories/49-RS232-IO FPGA: http://www.lothar-miller.de/s9y/categories/42-RS232 CPLD: http://www.lothar-miller.de/s9y/archives/31-SPI-Slave-im-CPLD.html
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Delta Sigma Demodulator (3 Kanäle) besser auf CPLD oder FPGA
/s9y/archives/31-SPI-Slave-im-CPLD.html > > Bei 3 mal 16 bit würde ich das mit der parallelen Ausgabe nochmal > überdenken. Ich vermute eine SPI wäre da die bessere Option. > Die 3 Kanäle plus das FPGA/CPLD können
weiss ich doch, ob es hoch oder runter wandert? Lutz Locus schrieb im Beitrag #7297880: > Nö, SPI ist simple (xchieberegister) das sollte ein CPLD können. Da wird > Dir sicher ein Lothar auf ein Beispiel verweisen können: > http://www.lothar-miller.de/s9y/archives/31-SPI-Slave-im-CPLD.html
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Unterschied Starterkit Spartan-3, Spartan-3 E
damit wesentlich mehr anstellen kann. Nu ist die Frage, ob die Bedienung und das Aufspielen von VHDL Codes bei beiden Gerätschaften die selbe ist, oder ob es große Unterschiede gibt (mal ganz von der 7-Seg Anzeige abgesehen). Mir ist es vor allem wichtig, VHDL Codes ohne großes Umschreiben von einem
3. Deshalb kann es auch günstiger gefertigt werden. Im Gegensatz hat das 3E einen Bootloader für SPI-Flash, und somit ist der Konfigurationsspeicher günstiger. Weiters gibt es auch noch andere Unterschiede.
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Latente Phobie gegenüber VHDL-Simulationen
sich ja dann vorstellen. Das alles hat mich so geprägt, dass ich gleich alles bei der Übernahme in VHDL umgeschrieben und ins SVN gesteckt habe. Außerdem eine Simulation zu allen Modulen und zum Gesamtsystem.
> man schreibt nur Code der dazu dient einen Test der bisher nicht geht zu erfüllen. Wird man für VHDL wohl nicht machen und ist erstmal gewöhnungsbedürftig, hat aber auch echte Vorteile)