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Drehgeber (rotary encoder) - VHDL
weil 2 verschachtelte if (x'event and x = '1') nicht möglich sind. Das ist einerseits nicht synthetisierbar, und andererseits wäre es ja ein großer Zufall wenn die Flanken für clk und rotary_center "genau" zusammenfallen würden, oder?
hast du zwei Fälle: 1. Der Ausdruck "count0 < 255 and encin(0) = '1'" wird in einem Baum/Wald synthetisiert. Dann muss aber das Ergebnis zu allen COUNT0-FFs, was aber unterschiedlich lange dauern kann => FSM und COUNT0-FFs können ins Chaos geraten. 2. Ausdruck wird für jedes COUNT0-FF zu einem LUT-Baum
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Körper "statisch" aufladen - Wie?
gegangen ist?? > Um nichts stärkeres geht es hier! Dann zieh Dir einen Wollpulli an und Synthetikhosen, dann mit Gummisohlen schön über's Parkett schlurfen und Du hast Deine 2kV :-P
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TFT Monitor kaputt - Fehlersuche?
Immer wieder schön elektrostatisch empfindliche Baugruppen auf einer Synthetik Dekcke zu sehen. Dies kann weitere defekte verursachen. ESD Vorschriften beachten!
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Notebook für Studium
anspruchsvollen Programme benützt, namentlich fallen mir ein: Games, anspruchsvolle Bildbearbeitung, FPGA-Synthese.
FPGA-Synthese kann in so einem ET-Studium ja dannn auch nicht vorkommen... Matlab braucht manchmal auch ein bischen länger wenn der Rechner zu schwach ist.
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17 Kanal Avr Synthesizer in Asm
ich das richtig sehe - ist keiner der verwendeten Mikrokontroller für 25MHz ausgelegt. 3. In Synthesizer.h wird synth_config.h included. Das gibt es aber nicht. Richtig muss es Synth_config.h heißen (großes S). 4. Du solltest dokumentieren, dass du eine externe Clock-Source verwendest (lfuse Settings
Thomas Müller schrieb im Beitrag #3114496: >> Wichtig ist hier, dass synth_update() regelmäßig aufgerufen wird (1 kHz >> Aufrufrate). > synth_update() ? > Meintest du eventuelle seq_update(), welches als MSEC_CFUNC1 in > Synth_config.h definiert wird? Sonst verstehe ich
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Projektvorstellung: µMk64 - 2-MHz Heimcomputer aus 5 AVRs
FAT16-SD-Karte mit 32MB-VirtualDisk, über 600kB/s netto Lesegeschwindigkeit - 4-Kanal-ADSR-Synthesizer, wahlweise C64-SID-Registerkompatibel - Eigene Betriebssysteme je CPU-Architektur für Zugriff auf die VirtualDisk, CP/M 2.2 (nur Z80) als Software Das ganze System arbeitet übertaktet
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Process wird kontinuierlich durchloffen - Altium LiveDesign Board
:-o > Nach einigem Stöbern habe ich auch herausgefunden, dass die Sensitive > list bei der Synthese nicht relevant ist. (wegen Schaltnetzverhalten) Richtig. Da sagt dir der Synthesizer mit einer Info oder Warnung dann, dass die Simulation nicht zur Realität passen wird. Und genau diese Unstimmigkeit
vhdl] if(clk='1' and clk'event and (checkEvent = '1' or OP_typed='1')) then [/vhdl] Aber die Synthesizer von heute kapieren, was gemeint ist... ;-)
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EPJ15 S. 7: PWM mit FPGA
Zeig doch interessehalber mal her, was die Synthese daraus macht. Also ein Bildschirmphoto vom RTL wäre schön.
Hmm... Irgendwie macht die Synthese da gar nichts draus...
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Drum-Computer in VHDL
setz ich mich aber doch wieder an eine große > Sample Library... :) Wie wäre es mit wave table synthese? Kleine Samples ins FPGA laden, um sie abzuspielen, sollte zu schaffen sein.
Mirco schrieb im Beitrag #3022012: > Wie wäre es mit wave table synthese? > Kleine Samples ins FPGA laden, um > sie abzuspielen, sollte zu schaffen sein. Ich verwende in manchen Versionen eine Sinustabelle für die Erzeugung eines sehr präzisen Sinuswertes von 18Bit
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Modul erhält auf Grund der Architektur zwei Clocks, Lösung?
für den Simulator und die Zeile [vhdl]if clk'event and clk = '1' then[/vhdl] für das Synthesewerkzeug. Ich lasse mich gerne eines besseren belehren, aber ich habe persönlich die Erfahrung gemacht, dass der Simulator meckert wenn die erste Zeile fehlt und das Synthesetool wenn die zweite fehlt.
ich glaube es ist gelöst, ich habs grad umgesetzt und es lässt sich sowohl simulieren als auch synthetisieren. Danke dir!
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Einfachster Spektrumanalyser DC-10MHz
glaube ich zielführender als den Frequnzbereich erst mit einen Diodenringmischer und einen DDS Synthesizer auf eine hohe ZF zu mischen, und dann zu filtern. Zur Auswertung der Daten braucht man ja sowiso einen PC. Dann kann der die FFT Analyse gleich mit machen. Leistungsfähig genug sind heutige Pcs
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Einen Universaldimmer bauen - IGBT vs. Triac - 2015
teilen würden - Was ist "Konditionierung" - ist das ein in monolog geführte revueartige show-Synthese? oder eher Tiefgang mit Faktorensortierung und neue Wege? Wenn alles in der Welt so perfekt wäre wie operante Konditionierung, dann bräuchte man keine Forschung mehr - man könnte auf diese Verzichten
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Wie könnte man mit einem ATMEGA einen 8-fachen Rechteckgenerator erstellen?
Hallo, ich möchte mit einem ATMEGA einen kleinen Synthesizer emulieren, der aus 8 NE555 Oszillatoren besteht. Im Original werden die einzelnen NE555 durch ein 8-Bit Shiftregister aktiviert und geben dann jeweils den per Poti eingestellten Ton (Rechteck) ab
Vor langer Zeit gab es auch schon mal so eine Diskussion, dabei hab ich mal einen einfachen Synthesizer programmiert. Siehe Anhang. Hat zwar nur 10 kHz Samplingfrequenz, sollte für einen ersten Test aber reichen.
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D/A Wandler für Audio Ausgabe
eigentlich eine Schwingung bzw. ein Ton ist bzw. was der DAC eigentlich macht. Der DAC ist kein Synthesizer, dem du eine Freuqenz vorgibst und der dann eigenständig eine Schwingung erzeugt. Dem DAC gibst du einen Wert und den setzt er in eine Spannung um. Gibst du den den Wert (Hausnummer) 1024 dann erzeugt
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VGA Text Mode Problem
und geradegebogen. Jetzt läuft sie ohne Warnungen und mit bitmap_pixelCounter von 0..7 durhc den Synthesizer. Probier mal aus, was damit herauskommt...
geradegebogen. > Jetzt läuft sie ohne Warnungen und mit bitmap_pixelCounter von 0..7 > durhc den Synthesizer. Probier mal aus, was damit herauskommt... Hat einen kleinen Fehler: RomAddr wird bei jeder Zeile wieder auf 0 gesetzt, statt nur bei jedem Bild.
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Kette von sync. DFF => Latches?
@ Da Dieter (dieter) >> wait hat in synthetisierbarem VHDL nix zu suchen. >kann man so nicht sagen. Gerade ein wait until rising_edge am process >Anfang kann man sehr gut benutzen, um (synthetisierbare) prozesse ohne >sensitivity list zu
drin hausen als ein undichtes Dach zu riskieren. > als in Probleme reinzulaufen. Wenn der Synthesizer das nicht kann, dann sagt er es dir schon. Ausserdem kann VHDL noch viel mehr, und es wird langsam Zeit, dass die Tools es lernen, z.B. auch Dateizugriffe zu synthetisieren. Oder wenigstens Zeiten
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"Ruck-Zuck-Oszillator" ?
dann macht das Basteln auch wirklich Spass. http://www.analog.com/en/products/rf-microwave/pll-synth/integer-n-plls.html
macht das Basteln auch wirklich Spass. > > http://www.analog.com/en/products/rf-microwave/pll-synth/integer-n-plls.html Ja, cool, ich ahnte doch, das es schon für unter 4$ was besseres gibt :-P Der hat eine ähnliche Eingangsempfindlichkeit wie der alte SP5060 und sollte selbst mit einer Pufferstufe
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synchronen 4MHz Takt aus 100MHz generieren
umsetzen.Jedoch verstehe ich die Zeile nicht: variable i : integer range 0 to TICKS-1 := 0; Ist das synthetisierbar? Kann ich das irgendwie auch so schreiben: signal i : integer ( 0 downto TICKS-1) := 0; Beste Grüße
Vicky M. schrieb im Beitrag #5416209: > > Ist das synthetisierbar? > > Kann ich das irgendwie auch so schreiben: > > signal i : integer ( 0 downto TICKS-1) := 0; > > Beste Grüße Integer sind vom Typ Skalare. Wenn du mit downto kommst, beschreibst
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Einstieg in FPGA Programmierung - Z-turn Board?
jetzt noch nichts vermisst. Zum Einstieg würde ich auf jeden Fall noch ein Buch anschaffen. "VHDL Synthese" find ich sehr gelungen. "VHDL - Eine Einführung" kam da nicht ran. Aber jeder hat da natürlich seine Vorlieben. Skripte von diversen Unis findet man sehr schnell, dennoch würde ich ein Buch kaufen
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EEPROM verkleinern
" bedeutet landläufig, ein HDL Projekt (Verilog, VHDL, SystemC oder was auch immer) über einen Synthesizer und die restliche Toolchain laufen zu lassen, dass am Ende der ASIC dabei herauskommt.
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Grundlagenforschung in der Elektrotechnik
Natürlich ist das FPGA nichts neues, aber darauf aufbauend gibt es weitere Forschungen im Bereich Synthesyzer etc. Prozessarchitekturen wäre ein weiteres Beispiel. Die ganze Kommunikationsschnittstellen zwischen den Elektronikkomponenten. Automatisierung an sich, was kann man wie realisieren. Irgendwo
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Bloss keine 7-Segment Anzeigen bevorraten
Leute, die Retro-Synthesizer bauen. z.B. :-)
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Sinus Cosinus mit AVR (C) und PWM
http://www.google.de/search?q=direkte+digitale+synthese Nur mal als Tipp. Für das Thema braucht man nicht Leute in einem Forum zu nerven.
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Frage zum Verständnis in C
der Haputschleife die einzelnen Funktionen in etwa so aufgerufen werden (nur schematisch, evtl Synthaxfehler ignorieren!) [c] void(?) funct_read_port(welcher_port, durchlaufe) { for (i=0,i<durchlaufe,i++) { porta_input_values[i] = getbit(PINA, porta_input_pins[i]) //der Zustand desjenigen pins
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VHDL-Zähler zählt hin und wieder falsch
zwar "behavioral", aber mal 3 Fragen * auf einen Reset wird absichtlich verzichtet? * ist das synthetisierbar? Wenn ja mit welchem Tool? (Ich frage wegen der waits) * ein Überlauf des Counters wird absichtlich in Kauf genommen? Aber das ist rein interessehalber. Der Besucher
oder 0 gesetzt wird. Wie gesagt: >> Ich habs kurz ausprobiert: es ändert sich nichts am Syntheseergebnis.
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Einfaches CPLD-Beispiel für Xilinx?
> die Gesamtmenge aus Synthesizer, Translator und Fitter ... ... wird dann diplomatisch und universell die /Toolchain/ genannt ;-)
Sowas hast du in einem XC95xx nicht :-( Gegenfrage: ich vermute mal, in einem FPGA wäre sowas synthetisierbar, oder?
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Messungen mit Spectrum Analyzer
Generatorfrequenz synkron mit der Empfangsfrequenz des Spektrumanalyzers durch. Wenn Ihnen das mit Ihren HF Synthesizers irgendwie auch gelingt die Frequenz mit der SA Frequenz zu syncronisieren, geht das natürlich auch. Aber ich bezweifel das Ihnen das gelingt. Ralph
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Abtastung mit Vielfachen (-Fünffachen) der höchsten Frequenzen
, warum da nicht f_abtast = 2*f gilt http://de.wikipedia.org/w/index.php?title=Datei:Fourier_synthesis.svg&filetimestamp=20100816125449 Da sieht man, als was man sich ein Rechtecksignal eigentlich "vorstellen" kann.
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CRC Prüfsumme rückwärts rechnen
in eine Matrix eintragen und so für jedes CRC-Bit eine Gleichung entwickeln. Die dann der VHDL-Synthese übergeben. Die baut Dir dann den CRC nach. Anhand des RTL sollte man sogar die Gleichung erkennen können.
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NEC Protokoll für Harman AVR3550
oder µC deren Tasten zu betätigen. Das würde das Gefummel mit den Hexcodes, das Sniffen und die Synthese eigener IR-Signale umgehen.
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Binärtabelle für Eprom zu Fuß erstellen
einzuschalten,( wie es bei dem Nachfolger geht ). Ich habe mir das Frequenzschema und den Aufbau des Synthesizers mal angeschaut, und bin zu dem Schluss gekommen, das man die Ablage mit Hilfe einer fest abgelegten Tabelle in einen Eprom realisieren könnte, welches zwischen Mikroprozessor und Synthesizer geschaltet
werden kann. ( Die Ablage wird dann deaktiviert ). Den Frequenzbereich erweitern geht bei dem Synthesizerkonzept nicht so ohne weiteres. Weil die ganzen Bandfilter im Empfänger und Senderzweig zu schmalbandig sind. Auf 2m könnte man den Synthesizer eventuell dazu bewegen auch bis 148MHz zu gehen, aber auf
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Brauche Hilfe zum Gerber-Export (selbst-programmiert)
Kindergartenargument. "Kannst ja selber nicht besser <schmoll>". Die Analyse des Problems ist die eine Sache, die Synthese einer Lösung eine andere. Und nur weil man ein Problem benennt, muss man noch lange keine Lösung vorweisen. > Stell ihn doch mal vor, niemand hätte gegen eine so tolle Lösung was > einzuwenden
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Webpack 10.1
Leider wird immer noch kein Multicore unterstützt. Somit dauert sie Synthese immer noch recht lange. Ich dachte das bekommen die langsam mal in hin
> Leider wird immer noch kein Multicore unterstützt. Somit dauert sie > Synthese immer noch recht lange. Ich dachte das bekommen die langsam mal > in hin WAS??? Und ich habe mich schon darauf gefreut, dass das Teil auf meinem Core 2 Duo dann etwas fixer laufen würde als auf
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AVR32 Studio Problem
ermangelt weiß ich nicht ob das richtig ist, andere Versuche mit in anderen Distros auch schon möglicher Synthax scheiterten allerdings ebenso. In Linux muß ich die Toolchain gleich weiter installieren - ist ja ein rpm und sollte danach automatisch passen. Leider ging der erste Versuch in vorgebener 10.3
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16-bit Mikroprozessor
verwendeten Version des ISE-WebPack abhängt. Wichtig ist nur, dass bei den Properties für die Synthese die Einstellung "Keep hierarchy" auf Yes oder Soft steht, da ansonsten die Netznamen während der Design Implementierung nicht mehr verfügbar sind und damit die Timing Contraints im .ucf-File nicht
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CPLD
********************************************************** Info: Running Quartus II Analysis & Synthesis Info: Version 6.1 Build 201 11/27/2006 SJ Web Edition Info: Processing started: Mon Feb 05 20:03:22 2007 Info: Command: quartus_map --read_settings_files=on --write_settings_files=off test2
Elaborating entity "testen22" for the top level hierarchy Info: Implemented 18 device resources after synthesis - the final resource count might be different Info: Implemented 4 input pins Info: Implemented 7 output pins Info: Implemented 7 macrocells Info: Quartus II Analysis & Synthesis was successful
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GTP I/Os im FPGA noch abänderbar?
habe die Datei dann mit gedit geöffnet und editiert geschlossen und reset und launch_run <ip_name>_synth_1 ausgeführt... mal schauen ...
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64-Kerne für Simulation und Berechnungen?
paralleles Berechnen in MATLAB und pSpice, sowie die Abarbeitung eigener C-Programme. Ferner sollen FPGA-Synthesen darauf laufen, vorwiegend Co-Simulationen, die aus MATLAB heraus gestartet werden. Die Simulationen und Synthesen laufen überwiegend im Hintergrund während weitersimuliert wird bzw. es laufen mehrere
Ralf schrieb im Beitrag #7245683: > Ferner > sollen FPGA-Synthesen darauf laufen, vorwiegend Co-Simulationen, Mit welchem HDL Simulator? Hast du schon Questa Lizenzen oder noch was kleineres von Mentor? Wie viel schneller ein Questa gegenüber einer PE weiss
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Literatur Funktionsweise uC & uP
: Prozessorarchitektur, Optimierungs-Schalter, debug-evel etc. über "Compiler / Backend / Synthesephase" https://de.wikipedia.org/w/index.php?title=Compiler§ion=9#Backend_(auch_%E2%80%9ESynthesephase%E2%80%9C) gehts zur "Codegenerierung": https://de.wikipedia.org/wiki/Codegenerator
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FPGA - Wie einsteigen?
Simulation zu beschränken. An Anfang kennen die meisten ja nicht einmal den Unterschied zwischen synthetisierbarem und Verifikationscode. Da werden dann fröhlich Testbenches mit GHz-Clockgeneratoren und File-IO synthetisiert. Und blöderweise läuft das Design dann nicht auf dem FPGA, obwohl man es 1:1 vom
Abschnitt, dass du selber das Problem > beschreibst, wenn Anfänger zu spät den eigenen Code synthetisieren > wollen. Es ist glaube ich kein guter Ansatz, sich vom Synthesetool sagen zu lassen, ob der eigene Code synthesefähig ist. Dass man eine File-IO oder after-Statements synthetisieren kann,
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Vivado Simulation
ja jetzt wie früher mit 18.3. Am VHDL editieren und dann die Simulation neu laufen lassen. Ohne Synthese oder so. Und die neues Signale tauchen auf.
viel schneller gemacht sind, da man aus dem vollen VHDL Topf schoepfen kann und nicht auf Synthetisierbarkeit achten muss.
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BCD zu Binär Konverter 74er Reihe?
das zum Thema. Solange in deinem Design alle Register mit dem gleichen Takt arbeiten, kann die Synthese das für dich lösen. Wenn du dir aber Takte kombinatorisch baust und damit Register taktest und aus den Ergebnissen vielleicht wieder Takte für andere Register generierst, musst du dich selbst darum
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10-15GHz Baugruppe von LCT - Schema gesucht
Geräten (Spekrum- Analysator, NWA, Generator) wird heute ein VCXO als Referenz für die Signal-Synthese verwendet. Dieser wird an ein nieder- frequentes 10MHz Referenznormal angebunden. Markus W. schrieb im Beitrag #5891108: > Dass die nachfolgenden Vervielfacher diese Werte > verschlechtern ist
Schoen, wenn man etwas basteln will. Wenn man einfach einen Synth benoetigt, wuerd ich heute einen ERA Synth micro fuer 250$ empfehlen. Der kam zwar noch nicht, der groessere Bruder davon ist aber super.
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Speicheroszilloskop, DSO
dass bei 9600 Baud ein Bit genau ein Kasterl breit ist). Das sollte doch mit einem einfachen PLL-Synthi möglich sein. Ob das der HP kann?
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Flankengesteuertes RS-FF in VHDL
En'event then ras <= '0'; end if; Allerdings kommt dann ein Fehler: Signal ras cannot be synthesized, bad synchronous description.
Auch nicht: Signal ras cannot be synthesized, bad synchronous description.
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Wärmeabfuhr in RF Schaltungen
Leistungsaufnahme hat. Davon wird das meiste in Wärme umgesetzt. Das ist ein signalgenerator mit PLL synths und Verstärkern. Es kommt ein gefrästes Gehäuse auf die Platine zur Schirmung. Im Gehäuse sind Taschen gefräst. Nun ist dann weitestgehend die Konvektion von chip zu Luft weg. Kann man in den Taschen
Ich vermute mal aufgrund der Beschreibung des TE ("signalgenerator mit PLL synths und Verstärkern"), dass die 13W auch nicht an einem einzigen Bauteil auftreten, sondern schon bnereits verteilt auf Mehrere, oder?
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VHDL Anfänger braucht Unterstützung (keine Lösung)
Sie sind doch rücklesbar ab VHDL-2008. Was spricht dagegen dieses > Feature zu nutzen? Synthetisierbarkeit! Und Ausgangsport sind im real life nicht rücklesbar. Was rücklesbar ist, ist das out-FF das vor dem output-port liegt. Nochmals VHDL ist für die Simualtion, aber nicht für die Synthese
Lerninstructor schrieb im Beitrag #6980710: > Synthetisierbarkeit! Schon ausprobiert? Geht mit Vivado ganz wunderbar.
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[V] HP54601A 4-Kanal Oszilloskop
Rauschen des Analogsignales nicht sofort als ein solches erkennt. Grad bei Restaurationen alter Synthis die noch vollgepackt mit Analog und Digitaltechnik sind, kann diese Funktion oft Std. an Sucherei und Logikanalysator-Klemmen anheften ersparen. ;-) Man sieht einfach sofort ob ein Bit /Hängt/
decodieren und z.B. auf Start oder Stop usw synchronisieren. Halt eben speziell zum Restaurieren alter Synthis, wie Memorymoog oder Jupiter-6 usw...
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Wer kennt sich mit Kunsstoffen aus?
Chemieunterricht, da haben wir irgendwann mal den einfachsten Ester/aromatischen Ester oder sowas ähnliches synthetisiert, das hat wahnsinnig intensiv nach Wassermelone gerochen. Evtl ist dass ja auch ne relativ einfache Verbindung, die öfters mal abfällt. Obwohl nich so lecker, trotzdem spannend.
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Anritsu Spektrum Analysator Fragen
mit der Endstufe des DDS Synthesizers zusammen, der ja von DC bis volle Frequenz oftmals eine Leerlaufspannung von 20VSS an Pegel abgeben muss. Bei Signalgeneratoren sind es maximal 2Veff ( wobei nur bis 1Veff die Daten garantiert
, wird man aber sowohl bei > Signalgeneratoren als auch bei DDS Synthesizer bei den hohen Frequenzen > Tiefpassfilter einplanen müssen. Das klingt teuer. Oder gibt es da günstige Quellen? Es gibt da viele billige Geräte wie den WB-SG1, aber die haben massig Obertöne