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Frage zu ECL-Gatter
Moeglichkeiten. Bei einer Selektion von 400MHz max und SMD ergeben sich 9 Chips. Zwei davon PLL Synthesizer Allenfalls mal reinschauen.
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Interessant: Lasst uns Paste tanken!
Stubenhocker und Kellerkinder von "nicht nutzbarer Wärme sprechen". Das Ganze klingt ähnlich wie 'Synthetisches Methaneis', der künstlichen Variante von Methanhydrat, die zu Unmengen am Merresboden liegt. Wenn man diese wie oben beschrieben nutzen könnte, hätte man einen Teil der Wiederaufbereitung geklärt
keine entsprechende Batteriemasse mitführen können. Im Paper vom Fraunhofer dazu wird der Syntheseprozess relativ umfangreich erklärt. Die Paste wird mutmaßlich kein Ersatz für Akkus aber sie kann dort sinnvoll sein, wo auf Grund von Baugröße kein Akku reinpasst (Motorräder z.B.).
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Schwemme günstiger Spektrumanalyzer
Service Manual vom ESPC konsultieren, den HF Zweig kann man ja bis zu einer ZF übernehmen, ADC ran und Synth. durch ADFxx tauschen. Dann ein AVR/LPC und ein USB Chip, fertig. Aber das ist ja eine andere Geschichte... mfg
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Verständlichkeit Digitalfunk vs analog FM
Runde traf sich dort, die Sprachqualität fand ich im positive Sinne überraschend und so gar nicht "synthetisch". Gibt es also Unterschiede in der Signalverarbeitung je nach Gerät, liegt's am Verfahren oder wie erklären sich solche Unterschiede?
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Real Time Sortieren im FPGA
natürlich alles fein ausrechnen und die finalen Formeln hinschreiben, oder man überlässt es der Synthese, das zusammenzufassen, was ich eleganter finde.
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Simulation - Bei Abtastung anliegendes Signal übernehmen
Das Verhalten IST real, da die Synthese letztlich dafür sorgt, dass die Timingthemen erledigt sind und sich (in der diskreten Betrachtung der Taktzyklen) das Schaltwerk exakt so verhält, wie es die Logik sagt. Du musst also im Rahmen der
ist ok so. Du musst nicht per VHDL dafür sorgen, dass die FF-Aufgänge den Takt überlappen. Die Synthese biegt das auch nicht hin, sondern die Physik. Die Synthesetools sorgen dafür, dass die Takte niemals vor den Daten kommen, solange man das nicht irgendwie selber hindreht. Konstruiert wird ausdrücklich
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Wie fang ich an einen Mikrocontroller zu programmieren
Als Buch könnte man empfehlen VHDL-Synthese (http://www.amazon.de/VHDL-Synthese-Entwurf-digitaler-Schaltungen-Systeme/dp/3486581929). Am Ende des Buches wird der Aufbau eines MIPS-Prozessors beschrieben. Einen Mikroprozessor kann man so
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Parallele Programmiersprachen
letztlich ja auch nicht die Zielplattform (FPGA). Viel mehr programmiert (oder instruiert) man das Synthesewerkzeug. Schleifen in VHDL landen ja auch nicht im FPGA, sondern werden vom Synthesewerkzeug ausgerollt. Wenn man die Definition 'Programmiersprache' am Ziel aufhängt, dann ist VHDL eigentlich keine
Nunja. Richtig Schwung in die "VHDL-Programmierung" kommt ja jetzt mit der High Level Synthesis u.a. bei Xilinx :-}
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Oszilloskop, Labornetzgerät und Funktionsgenerator gesucht
Jahren bekommt, wird es dem TE erst mal weiter helfen, um überhaupt ein Signal zu haben. Einen DDS Synthesizer kann er sich ja später immer noch zulegen. Jetzt komme mir bitte nicht mit den 30 Euro Bausätzen welches oft nicht mal einen brauchbaren Ausgangsverstärker haben. Einen HP33120 dürfte dem
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RC Summensignal mit 12 Kanälen
funktioniert da vollkommen anders. Das Summensignal wird vom Empfänger aus der Datenübertragung synthetisiert und geht als solche überhaupt nicht über die Funkstrecke. Und der Empfänger wird ja wohl kein 'gestörtes Summensignal' erzeugen. Edit: Gerade in die Produktbeschreibung gesehen. Der Empfänger
wird meine Pause ziemlich lang. Eben nicht. Du bist auf GHz Technologie! Der Empfänger synthetisiert das Summensignal. Und der baut das dann so zusammen, dass er (in diesem Fall) anstelle der empfangenen Werte einen Fail Safe Wert auf einem (oder allen) KAnälen ausgibt. > irgendwo brauch ich
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Rechnen mit unsigned vs. signed und einer division
das? Das ist eine wichtige Zahl, die solltest du mit einem Blick erkennen können. Such mal im Synthese- oder Implementation-Report nach MHz.
Also Synplify Pro 9.0.2A2 kann diese Division nicht synthetisieren. Er möchte gern nur durch 2^n teilen.
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Bass zeitlich nach vorne ziehen
braucht es phasenlineare Filter auf FIR-Basis mit entsprechender Kanaltrennung und gefensterter Synthese der Summen und das ist nur mit fetten DSPs machbar. In den einschlägigen Konsolen für den downmix, sowie in Mastering-Geräten gibt es solche Pfade, um z.B. reales Audiomaterial, das aus Audioaufnahmen
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Entstehung von Latches
der Zuweisung i.A des Taktes. Übrigens ist das Ganze ein FPGA-Problem und zwar konkret der Synthesesoftware. ASIC-Compiler haben da keine Probleme. Sie vervollständigen die Pfade sinngemäß. Etwas, was man in VHDL ausdrücklich als "ELSE" hinschreiben sollte.
hingeschrieben wurde unter den Randbedingungen der Synthese, also dem, was die Synthese kann (statisch denken!), was tut und wie sie es tut, nicht das, was gewünscht war! Wenn man sich es richtig überlegt, baut die Synthese nämlich durchaus das, was hingeschrieben
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Warum ist folgende Synthese nicht möglich?
Und wegen einer Warnung wird keine Implementierung abgebrochen. Der "Fehler" muss also nach der Synthese auftreten. Jörg schrieb im Beitrag #5435197: > ich wollte probeweise folgenden Code synthetisieren, dies ist mir jedoch > nicht möglich. Warum ist das so? Selbst wenn du diesen einstufigen
Variante (und das ist dies ohne explizite andere Anweisung wie in den schönen Beispielen von dir mit Synthesis Keep Attributen) synthetisiert ist das für eine anspruchsvolle Synthesesoftware falsch. Dein Weg würde zu viel mehr Problemen führen weil eben alle es erstmal falsch machen. Die 1% der Nutzer die
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Oszillatorenhilfe für einen Anfänger
nachzumessen, sowohl analog als auch digital lassen sich Sinusschwingungen in einer Reinheit synthetisieren weit außerhalb der begrenzten Wahrnehmungsfähigkeit unseres Gehörs. Selbsternannte Goldohren mögen solche einfachen Wahrheiten naturgemäß nicht so gerne hören. Und selbst wenn es da etwas zu
nachzumessen, sowohl analog als auch digital lassen > sich Sinusschwingungen in einer Reinheit synthetisieren weit außerhalb > der begrenzten Wahrnehmungsfähigkeit unseres Gehörs. Hab ich doch geschrieben :-(((
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Starten mit FPGAs, aber wie/womit genau?
machen. Die ist schlussendlich entscheidend fürs Funktionieren des Designs. Timing-Analyse des synthetisierten Designs kann man auch gut noch ohne HW machen..
Die ist > schlussendlich entscheidend fürs Funktionieren des Designs. > Timing-Analyse des synthetisierten Designs kann man auch gut noch ohne > HW machen.. Ich dachte, das wäre bei der Umgebung (ISE bzw Quartus) dabei!? Wenn nicht, was ist denn zu empfehlen? M. schrieb im Beitrag #4139497:
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Glasschleifmittel gesucht
Von der schleiftechnischen Wirkung her geht dieses Kühlschmiermittel eher in Richtung von synthetischen transparenten Kühlschmiermitteln, die weniger Schmierfähigkeit haben als Emulsionen. Nachteile bzgl. Oberflächengüte oder Reizungen von Augen oder Lunge konnte ich nicht feststellen. Die Vorteile
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Auslandssemester oder Praktikum?
Da halt ich mich lieber an den Ratschlag (singemäß) von Lemmy Kilmister: "Ich hab immer nur synthetische Drogen genommen. Ich hab gesehen wohin Heroin und Kokain und all die anderen organischen Drogen die Leute gebracht haben. Nämlich ins Grab!"
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Ingenieure und Softwareentwicklung
den meisten Softwareentwicklern nicht mehr beherrscht. Dafür gibts ja die Automatische Code-Synthese -> einfach auf den Knopf drücken und die Software kommt hinten raus ;-)
verzichten. Erinnert mich an meine Erfahrungen mit Lex und Yacc an der FH. Seitdem mache ich um synthetischen Code einen großen Bogen. Selbst wenn die Tools heute besser geworden sind... Aber auch Menschen können schlechten Code erzeugen.
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Euer Lieblingscontroller
nicht über DEN Controller DISKUTIERT wird, also keine These und Anrithese, folgich auch keine Synthese, sondern hier wird aus dem Nähkästchen geplaudert. Wen es stört, der soll hier nicht posten Gruß Knut
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SJA1000 ansteuern?
und dann in der Zeile mit dem rising_edge clock, was bezweckst du damit und was macht die Synthese daraus ? > -- Übertragung starten/fortführen > TRANSMISSION : process(CLK_100MHz, Start, RDnWR) <<-- start > variable Trans_CE : boolean := false; > variable StateMachine : integer :=
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Op-Amp Schaltung hinter DAC für Funktionsgenerator
ehrlich zu sein habe ich keine Ahnung wie das genau gemacht wird, dadurch solltest du dich mit DDS Synthese und dem drum herum beschäftigt. Der 4-Fach Schalter die in Frage kommen würden: ADG1234,MAX333,MAX4533,TS3A5018,ADG1334,ADG734,DG333,TS3A44159. Such Begriffe wie "4-Kanal-Video-Switch" oder
Hehe! Guter Tipp: http://books.google.de/books?id=EaS9f-kjookC&pg=PA19&lpg=PA19&dq=direct+digital+synthesis+theorie&source=bl&ots=Oe2lhNSTwD&sig=JlydnxlT7y0PJTkwA0r9Sbe2tjs&hl=de&ei=d6PZS9L4GcXzOabqpdQP&sa=X&oi=book_result&ct=result&resnum=6&ved=0CCUQ6AEwBQ#v=onepage&q&f=false
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Craft
einfachen PWM Sound, sondern an PortD hängt ein DAC. In der Software scheint eine Art einfacher Synthesizer zu laufen, denn so wie es aussieht sind die einzelnen Frequenzen kein Rechteck, sondern eine Mischung aus verschiedenen Signalformen, u.a. Dreieck.
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Füllstandsanzeige für Nitro-Methantank (4l)
Was kostet eigentlich 1 Liter Nitromethan ? Versuch es lieber mal mit einem Öl, synthetische Zepf 100R. Oder 80% Methanol und 20% Rizinusöl. Was für einen Motor hast du ? (2/4 Takt , Hubraum)
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Warnmeldung unter Xilinx
Xilinx ISE 8.2. Nutze diese nur in meiner Freizeit, also Neuling. Beim Compilieren werden " Synthesize-XST und Translate " mit einem gelben Ausrufezeichen versehen. Möchte nach Möglichkeit, das diese auch in Ordnung sind. Fehlen bei mir noch gewisse Einstellungen oder was muß ich noch machen? gruß
"Module Name: PIC-Fahrendstufe-Shift-Treiber - Behavioral" also warum Synthese, oder ist das 'Behavioral' ein Copy-Paste Überbleibsel?
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atmega8, pwm, tongenerator ganz einfach
Tag damit zugebracht, mich einzulesen, ich habe auch schon verschiedene Artikel über Wavetable-Synthesizer und DDS gelesen, aber eigentlich will ich nur ein paar versch. Töne erzeugen und gebe mich mit schlechtem gameboy-gepiepse zufrieden.) Ich will die Töne per pwm erzeugen und gebe sie direkt auf
Verzerrungen auftreten. Suche mal bei Analog-Devices nach "A Technical Tutorial on Digital Signal Synthesis", damit habe ich es damals gelernt.
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mal wieder: bad synchronous description.
signal <zwischenspeicher>. Summary: inferred 40 D-type flip-flop(s). Unit <kds_reg_ddin> synthesized. ========================================================================= HDL Synthesis Report Macro Statistics # Registers : 5 8-bit register
Hallo André Deine Version kann man nicht Synthetesieren. >> Error: VHDL Case Statement or If Statement error at ddr_fehler2.vhd(20): can't synthesize condition that contains an isolated 'EVENT predefined attribute << MfG Holger
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LED-Zähler mit Xilinx CPLD
verarbeiten? Kommt natürlich auf CPLD und Geschwindigkeitsgrad an. Am einfachsten wäre es du synthetisierst das Ganze mal und schaust nach was Dir die ISE sagt.
die vollständigen Links. http://users.etech.haw-hamburg.de/users/Schwarz/En/Publications/VHDL_Synthesis.html http://users.etech.haw-hamburg.de/users/Schwarz/En/Publications/Sample/Chap8.pdf MfG Holger
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Motorola MC68332 und BD32
90ern, aber funktioniert steinstabil und ist immernoch aktuell. Der Kern (CPU32) wird heute synthetisiert von vielen Firmen für Neuentwicklugen eingesetzt. Auch eine Secondsource von Atmel ist verfügbar. Wo er hinpasst ist er auch heute noch eine gute Wahl.
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Analog Spannung speichern
Du meinst einen 'Eimerkettenspeicher' wie den SAD1024. Wurde vor ca. 20 Jahren als Delay in Synthesizern eingesetzt.
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Xilinx 'promgen' Spezl: Wie .mcs aus .bit fuer Atlys board erstellen?
ist man etwas flexiber, macht aber auch mehr Aufwand. Leider muss man in beiden Fällen, wenn man Synthese- oder sonstige Optionen ändert, händisch nacharbeiten. Entweder das TCL Script neu generieren oder die Optionen von Hand nachtragen. Die ganz harten Jungs nehmen die Lösung ohne das Script, denn da
wenn man einen DCM als CoreGen Projekt im ipcore_dir hat. Da wird nur das xaw gespeichert, bei der Synthese wird das vhdl File aber im Projektverzeichnis erzeugt. Was das soll, ist mir total schleierhaft. Naja, andere Toolchains haben andere Macken. Immerhin schmiert die Kiste nicht mhr 3 mal am Tag ab,
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PC nur bei Inaktivität runterfahren
standby in 1 minute @sleep 60 @start poweroff standby Kommerzielle Tools, wie FPGA-Build/Synthesetools kann man dafuer konfigurieren: "Standby after Build". Und diverse andere Videorecodierer, DVD/CD-Brenner, etc ... natuerlich auch. Die Windows Aktivitaetserkennung ist eben nur auf D.A.U.
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Platine von Aisler
verstehe auch die zusammenhänge der Komponenten, aber leider nicht alles... Möchte nur meine "ollen" Synth bzgl. Display auf einen aktuellen Status bringen. Vielen Grüße Pit
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Rest Bestimmen in Float
Lernbedarf besteht darin, nicht benötigte Funktionen abzuschalten und Eingänge zu nullen. Bei der Synthese poppen dann massenweise Meldungen über nicht belegte Funktionen, Ein- und Ausgänge auf, die man auch erst einmal sortieren muss, um zu sehen, ob das so ok ist oder nicht. Das Arbeiten mit IPs ist
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Altera heisst wieder Altera
Kleine Information am Rande für die Wartezeit beim Synthetisieren und Place & Route: Raider heißt wieder Raider! https://www.t-online.de/leben/aktuelles/id_100160408/twix-wird-zu-raider-kult-riegel-kommt-zurueck.html
nicht betrachtet, was man im .sdc explizit ausschliesst. Das machte die Tür auf für "Timing Driven Synthesis" und damit solche Dinge wie z.B. Register Retiming. Wie schon gesagt: ich merke da keinen wirklichen Unterschied zwischen der 13.0 (das ist die älteste Version, die ich noch verwende) und Versionen
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Anregungen für eine FPGA Entwicklungsumgebung
nur kein Verilog... CXXRTL kann es grundsaetzlich fuer alle HDL-Sourcen, solang sie per yosys synthetisieren. Momentaner Stand der hiesigen 'dynamischen' Cosimulationstechnik ist, dass die Berechnung in Python parallel gegen das Resultat der Hardwaresimulation (bis Gatelevel) automatisch evaluiert wird
Annotator mittesten. Nein, das wird nur zur Analyse und Simulation gemacht. Der Code ist nicht synthetisierbar. Auch der zuvor synthetisierbare Code ist es dann ja nicht mehr. Es wird jeweils ein neuer Code im Zuge der Analyse übersetzt und das dynamisch anhand aktueller Einstellungen, was man sehen möchte.Für
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FlipFlop mit Ge-Transistoren
gemacht wurden. Das "MFO" steht wohl MultiFrequenz-Oszillator, das hätte ich aber bei den SynthesizerBauer vermutet. 4U1 konnte der Chiffre nach für "UND-GATTER" mit 4 Eingängen stehen, "N" für Negator (nennt man wohl heute Inverter). "TR0" rate ich mal auf (Schmitt-)Trigger, bleibn "F02" und "GV0
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fehlerfreie UART-Übertragung?
weil der Eingangspuffer voll ist und die HW. nichts mehr annehmen kann). Schick einfach einen synthetischen Datenstrom (0x00 ... 0xFF repetitiv) und schau was ankommt bzw wert es mit einem kleinen Program aus. Wenn bytes fehlen -> RTS Problem, wenn falsche Bytes -> Übertragungsfehler. >RTS siehe
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LVDS Clock am Artix7
zuzüglich des Gleichstromes, der fließt. Das kann man mathematisch prima zeigen, oder auch mit einem Synthesizer. Man kann es sogar mit Wasserwellen darstellen, wenn man schlagartig einen Vorschub anwendet: Das Wasser fließt dann gleichmäßig und die Welle saust hin und her. Diese Welle produziert ständig
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Berechnung von Widerständen bei vorgebener Knotenspannung
.. Es ging nicht um eine ANALYSEMETHODE für die vorgegebene Schaltung, sondern um eine SYNTHESEMETHODE. Der Wunsch war, Sektion für Sektion die Dämpfung vorgeben zu können und mit einer cleveren Formel die zugehörigen Widerstände bestimmen zu können.
#5943900: > Es ging nicht um eine ANALYSEMETHODE für die vorgegebene > Schaltung, sondern um eine SYNTHESEMETHODE. Für die Synthese musst du natürlich von Stufe zu Stufe die Dämpfung vorgeben und danach die beiden neu hinzukommenden Widerstände dimensionieren. Parallel- und Serienschaltung nach Vorgabe
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QO-100 und Schmalband-Digimodes
wurde früher gerne als Steuertransceiver für ins 3cm Band hochzumischen verwendet. Es hat keinen Synthesizer, sondern gezogene Quarze als VCO. Für 2m gab es den IC202. Sowas selbst zu bauen ist zwar möglich , fordert aber einige Erfahrung und Messtechnik. Ralph Berres
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PC-Tastatur mit Tasten ohne Querversatz
läuft. Warum das Ganze: Es ist extrem umständlich, eine große Menge an Parametern in einem Synthesizer / Submixer zu ändern, wenn man das live machen will und mit einer Maus zu arbeiten. Dafür braucht es Controller. Ideal welche mit Fadern. Die gibt es im Musikbereich zu Hauf, aber leider ist praktisch
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STM32 OLED MiniScope
einmal bestellt, mit der Hoffnung das es dieses mal stimmt. Hab mal aus Lust und Frust ein "Synthmännchen" Logo für meine zukünftigen Eurorack Module entwickelt (siehe Bild 2)
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Linse von Smartphone verkratzt. Wie Abhelfen?
schafft, so kann man die Abdeckung auch gleich ersetzen. Das Eifon X z.B. verwendet Saphirglas = synthetischer Saphir, da geht auch mit normalen Glaslinsenschleifmitteln nichts mehr, da funktioniert nur Diamantstaub oder Paste. Sapirglas kann durch Fremdkörper entsprechender Härte auch verkratzen, es ist
MWS schrieb im Beitrag #6137004: > Das Eifon X z.B. verwendet Saphirglas = synthetischer Saphir, da geht > auch mit normalen Glaslinsenschleifmitteln nichts mehr, da funktioniert > nur Diamantstaub oder Paste. Irgend so ein Youtuber hat mal herausgefunden, dass das anscheinend
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Block Ram vs distributed RAM
end if; end if; end process; end architecture infering; [vhdl] macht in der Synthese mit xst Probleme: Synthesizing Unit <ram_512x80>. Related source file is "D:/electronic/projects/la/la/ise/../source/vhdl/xc2s100_xram.vhd". WARNING:Xst:647 - Input <reset> is never used.
Summary: inferred 1 RAM(s). inferred 80 D-type flip-flop(s). Unit <ram_512x80> synthesized. ....... ========================================================================= * Final Report * =============================
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Elektronik Projekt
Benotung der Projektarbeit geschieht ausschliesslich auf Basis von Ergebnissen auf Papier oder in synthetischer Ersatzumgebung. Ja, dasselbe geduldige Papier welches Ergebnisse von geschummelten "Abgaswerte" aufnahm, die unter synthetischen Betriebsbedingungen zustande kamen... Aber vllt. haben genau
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Synth MiniMoog
China. Genau. U-He sind die aktuelle Spitze der Tonstudios in Softwareemulationen von Synthesizern. Ein wichtiger Teil des Sounds machen die Envelopes aus, welche beim Mini clippen und so eine Hold-Stage zwischen Attack und Decay entsteht (AHDSR), die Punch bringt.
* Bob Moog Synthesizer Gott * Miller Puckette DSP Gott
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Keyboard umbauen
altes Keyboard mit passenden Kontakten und konzentriere mich weiter auf die Entwicklung meines Synthies. viele Grüsse Wolfgang
mit 0 Ohm Kontaktwiderstand? Oder wäre eine elektronische Lösung möglich. Wie haben andere Synthy-Selbstbauer diese Problem gelöst? Bitte entschuldigt meine geringen Kenntnisse und macht keine strengen Vorwürfe... Grüsse Wolfgang
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Free tool for Artix-7?
Also dass das Synthese oder P&R Ergebnis "besser" sein soll, hab ich bisher nirgends gelesen. Was schneller geht ist die Synthese an sich. Aber deswegen alleine steig ich nicht um. Zumal sich Vivado nicht so ohne weiteres
Christian R. schrieb im Beitrag #3391663: > Was schneller geht ist die Synthese an sich. Christian R. schrieb im Beitrag #3391766: > Völlig ohne Vergleichsmöglichkeiten, wie immer. Nicht ganz: Bei dem oben erwähnten Testcase (Synthese, P&R, STA) ist Quartus II 12.1sp1
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VHDL Statement coverage für Arme?
Vielleicht lohnt sich ein Blick auf http:/www.synthworks.com. Jim Lewis, der Inhaber, sitzt in den VHDL Standard Committees und macht sich eigentlich viel Mühe eine OpenSource Lösung für Randomisation und Coverage in VHDL an den Mann zu bringen.
cfgardiner schrieb im Beitrag #2765768: > Vielleicht lohnt sich ein Blick auf http:/www.synthworks.com. > Du brauchst halt einen Simulator dazu. Bin mir nicht sicher, ob GHDL > reicht. Die günstigste Lösungen im Augenblick dürften die Modelsim > Altera Edition oder Active-HDL in der Lattice