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STM32 <-> AVR
*heult*. Übrigens haben die AVRs natürlich noch lange nicht ausgedient (bei mir). Aber eine Synthese aus STM32 und AVR ist nicht schlecht. Wir arbeiten daran - nieder mit den PICs *g*! Euch allen ein frohes neues Jahr Gruß Klaus
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Günstiger ASIC Hersteller aus China?
die jemand braucht, um eine Schaltung zu entwerfen. Was ich meine sind vor allem die Toolkosten: Synthese, Simulation/STA, Verifikation (Funktional und auch Formal) und nicht zuletzt natürlich das Layout selbst .... 1000,- /mm2 bei 10mm2 mag ja noch ok sein, aber die Kosten drumrum .... da sind dann
Die verarbeiten kann. Das Ganze ist definitiv teurer als 150 Euro! Du brauchst ja noch das Synthese-Tool. Selbst ohne Tool, bist du bei >10k für den fertig gepackten Chip auf dem Tisch! Und wir sprechen nur über reine Materialkosten, da ist nicht eine Stunde Entwicklung dabei. Auch Synthese-Tools
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Digitale Uhr beschleunigen
Beitrag #2790999: > Was genau ist DDS? Guckst du hier: http://de.wikipedia.org/wiki/Direct_Digital_Synthesis
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Von Wahrheitstabelle zur Logik Gesperrt
] Die genaue Syntax musst Du mal nachschlagen. Bin jetzt zu faul. Jedenfalls lässt Du das Synthesetool auf diese Weise die Logik ausrechnen. P.S. Falsches Unter-Forum
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Verschobener VGA-Text in VHDL ?
wait until rising_edge(clk_50); if clken25='1' then [/vhdl] Und das sogar im synthetisierbaren Code und nicht in der Testbench. Warum? Ganz einfach! Weil dieses Konstrukt korrekt ist. Peter hat daraus aber folgendes gemacht: [vhdl] clk25 <= not clk25 when rising_edge(clock);
hier liegt das Problem: erst mal ein solides Buch lesen, sich mit den Grundtechniken und dem Synthesetool vertraut machen und dann das erste "grössere" Projekt angehen.
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PC-Synthesizer mit Cubase
. Es gibt sogenannte virtuell-analoge Synthesizer. Die enthalten dann einen DSP, der einen Synthesizer in Software simuliert. Aber es gibt auch noch echte Analogsynthies.
. > > Es gibt sogenannte virtuell-analoge Synthesizer. Die enthalten dann > einen DSP, der einen Synthesizer in Software simuliert. ... was aber praktisch in Echtzeit, also praktisch latenzfrei nutzbar war, zumindest bei wenigen Stimmen. >Gigasampler
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Ingenieure keine Wissenschaftler?
Schließen auf das Allgemeine, Ableiten von generellen Gesetzmäßigkeiten und deren Bedingungen und der Synthese, d. h. dem Anwenden von fertigem Wissen um daraus Dinge zu bauen, System zu entwerfen. Ich beobachte, wie Ingenieure sich oft keine Fragen mehr stellen, sondern Wissen konsumieren, wie Tiefkühlpizza
auf das Allgemeine, Ableiten von generellen Gesetzmäßigkeiten > und deren Bedingungen und der Synthese, d. h. dem Anwenden von fertigem > Wissen um daraus Dinge zu bauen, System zu entwerfen. Das was du unter Synthese verstehst, ist keine Synthese im wissenschaftlichen Sinn, sondern die Tätigkeitsbeschreibung
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FSM möglichst einfach und übersichtlich
nicht lange mit VHDL arbeiten. Meistens ist das was man sich da vorstellt nicht sehr nahe am Syntheseergebnis. ^^ > Ich kann dir das Gegenteil beweisen... ;-) > Schreib du mal, hmmm... naja, sagen wir eine serielle Schnittstelle mit > dieser Entity: Danke, das habe ich schon hinter mir. Im
was gut in LUTs passt, ist des FPGAs Freund > (wenig Resourcenverbrauch). Wenn man sich die Synthese-Logs diverser > Tools anschaut, findet man oft auch Hinweise, die zur vereinfachten > Codierung und Lesbarkeit beitragen... Ja, das stimmt wohl. ^^ Ich sehe es leider zu oft bei Anfängern, dass
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Audio Modeling
beschreibende Gleichung eines Filters ermittelt und diese abstrakt durchgerechnet. In den VA-Synthesizern "schwingen" also die Oszillatoren nicht wirklich, wie echte Elektronik, sondern nur gerade so schnell, wie die Abtatsfrequenz es erlaubt. Wie genau das dann ist, steht auf einem anderen Blatt. Meine
auch auf der Zeitachse gegeben. Theoretisch könnte man natürlich samplegenau Analysieren und Synthetisieren, aber dann kann man nicht mehr fenstern. Es läuft also immer auf einen Kompromiss hinaus. Was bei Bildverarbeitungsthemen mit Echoauswertung wie Radar, Lidar und Ultraschall noch sehr gut hinkommt
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VHDL Grundlagen Ram
Parameter sind nicht eingebbar. In VHDL kann man allen möglichen Mist angegeben der nicht synthetisierbar ist, oder obwohl korrekt synthetisierbarer code trotzdem nicht vom Synthesizer erkannt wird. Siehe die dutzenden Beschwerden über den fragilen Mechanismus der RAM-inference in diversen Foren:
immer und ewig. Manche sind auch heute noch der Meinung, ein "wait for rising_edge()" könne nicht synthetisiert werden...
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Schaltungen gesucht
Pedant schrieb im Beitrag #5370741: > Sollen jetzt alle Bastler, die sich einen Analog-Synthie gebaut haben, > ihre VCOs und LFOs entsprechend umbenennen? Oh, ein Experte! Ich hatten den Eindruck, der TO wäre ein Anfänger. Deshalb meine undifferenzierte Sprache. > Analog-Synthie Gibt
Pedant schrieb im Beitrag #5370741: > Sollen jetzt alle Bastler, die sich einen Analog-Synthie gebaut haben, > ihre VCOs und LFOs entsprechend umbenennen? > Never! For ever! Klaus R. schrieb im Beitrag #5370993: >> Analog-Synthie > Gibt es die noch? Ich dachte die wären wegen ihrer
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Alternative zu Gummibändern
vermutlich war früher gar kein Weichmacher im Gummi. Heute wird kein Naturlatex und nur wenig synthetisches benutzt. Dafür sind dann eben billige Füllstoffe und viel Silikonöl enthalten. Mr.Goodyear hat damals ewig experimentiert bis die richtige Mixtur gefunden war. Gummiring sind da offenbar wie LCD-Quarzuhren
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Sehr dünner Kufperdraht löten (0.2mm)
funktioniert mit ethanol auch? ich kenne die reduktion von CuO zu Cu nur mit methanol - schulversuch zur synthese von formaldehyd.
mit ethanol auch? ich kenne die reduktion von CuO zu Cu > nur mit methanol - schulversuch zur synthese von formaldehyd. Und was ist nun richtig Ethanol oder Methanol, oder funktioniert es mit beiden ? Gruss Koe
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Funktionsgenerator für Amplitudenmodulation
bei einen AM-Modulationsgrad nahe 100% in der Regel einen höheren Klirrfaktor als ein guter DDS Synthesizer, bei welcher das AM Signal gleich digital erzeugt wird. ( Deswegen ein guter Funktionsgenerator. Es gibt nämlich auch Funktionsgeneratoren, welche die AM mit einen analogen Multiplizierer oder
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RTC Kapazitäten abgleichen, Genauigkeit erhöhen (STM32)
zumindest statistisch gut verteilt einen 1 Sekunden clock. Da naechst bessere ist ein GPS gelockter Synthesizer. Das waere dann ein Synthesizer auf das GPS gelockt. Dazu gibt es beliebig viele Projekte und Produkte. Siehe "GPS disciplined Oscillator"
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Einsynchronsieren mit 2 FFs
>Diese Variante ist auf Xilinx-FPGAs aber in gewisser Weise gefährlich: >Die Synthese implementiert ein Schieberegister in einer LUT, dadurch >wird das FF im IO-Buffer nicht benutzt, und man hat keine festen >setup-to-clock Zeiten, das kann schnell schief gehen, wenn man z.B. zwei
>Die synthetisierte FF Stufe ist klar. Aber was bei der LUT Version >passiert, verstehe ich nicht ganz. Das LUT arbeitet doch genauso >clocksynchron, richtig? Der Unterschied ist die Lage im FPGA: Direkt am
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Suche µC für FFT
möglich sein mit dem Code. Außerdem sollte noch die Möglichkeit von der Leistung her eine Fourier Synthese zu machen. MFG Patrick
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Frequenzteiler 50MHz -> 24,576MHz
wie ein Teiler mit solch einem ungeraden Verhältnis zu realisieren ist?!?! Ich habe schon synthesefähige Teiler programmiert auf der Basis eines einfachen Counters (wenn counter = Zielwert, dann mach mir ne neue Flanke). Diese Taktik funktioniert allerdings bei einem ungeraden Verhältnis nicht mehr
mich da verzettel mit sonem eher ungewöhnlichen Takt. Ich lasse mir da ganz gern einfach den Synthesizer irgendwelche Zählerbereiche/Endwerte/Vergleichswerte/usw. ausrechnen. Dann muß ich mir nicht merken, dass das jetzt keine 20ns sondern 20,345ns sind...
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Pseudozufallserzeugung mit BBS
1161!!!) Richtig. War wohl ein Tippfehler am Rechner... :-/ Aber umso mehr ein Grund, das den Synthesizer rechnen zu lassen: constant m : integer := p*q;
versagen, sollte aber zumindestens ein Warning ausgeben. Sowas wird normalerweise schon vom Synthesewerkzeug erkannt und gemeldet. Allerdings können gegatete kombinatorische Schleifen durchaus auch "nur" als Latch erkannt werden... Hier mal für Xilinx XST: http://www.lothar-miller.de/s9y/categories
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[V] TDK Lambda Labornetzteil 350V DC 50A Prog.
Ohne eine Preisvorstellung zu nennen wird das alles nix. Was soll denn der Frequenz Synthesizer kosten?
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Stoffstreifen glätten
Wenn es synthetisch, oder schnutzabweisend ausgerüstet ist, dann findet die Stärke wohl schlechten Halt. Bei Baumwolle gehts ganz gut.
gekauften m² bettlaken auch nen sehr gutes volumen später am anzug, während das jersey zeug oder das synthetik zeug ziemlich platten eindruck macht (was ja wenn man mal kurz nachdenkt fast logisch is)
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Liqui Moly Werbung
Angebot macht möchte ich mal sehen wie lange der stur bleibt. Morgen wollte ich mal nen Liter Synthetiköl für mein Bike kaufen. Ist etwas billiger(ca. -5 Euro) als vergleichbares von Gastrol(ca.17Euro). Mal sehen ob es meinen Erwartungen genügt.
Mike Hammer schrieb im Beitrag #1794972: >Morgen wollte ich mal nen Liter Synthetiköl für mein Bike >kaufen. Ist etwas billiger(ca. -5 Euro) als vergleichbares >von Gastrol(ca.17Euro). Mal sehen ob es meinen Erwartungen >genügt. Was steht denn in der Bedienungsanleitung? Das
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Fehler im VHDL-Quellcode
counter_updown.vhd" line 67: One or more signals are missing in the process sensitivity list. To enable synthesis of FPGA/CPLD hardware, XST will assume that all necessary signals are present in the sensitivity list. Please note that the result of the synthesis may differ from the initial design specification
counter_updown.vhd" line 65: One or more signals are missing in the process sensitivity list. To enable synthesis of FPGA/CPLD hardware, XST will assume that all necessary signals are present in the sensitivity list. Please note that the result of the synthesis may differ from the initial design specification
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Adresslatch für AVR in CPLD fehlerhaft?
, welches auch randvoll war. Und da kamen plötzlich Probleme. Obwohl die Software das Design synthetisierte, lief das CPLD fehlerhaft. Entfernte ich nur eine kleine Funktion, so dass eine Makrozelle mehr frei war, lief alles so, wie geplant. Trotz tagelangem Suchen gelang es mir nicht, herauszufinden
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SDRAM again - synchrone Logik
doch noch, einfach Google machen lassen: http://www.xilinx.com/bvdocs/appnotes/xapp136.pdf Synthesizable 200 MHz ZBT SRAM Interface http://www.xilinx.com/bvdocs/appnotes/xapp174.pdf Using Delay-Locked Loops in Spartan-II FPGAs
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Variable vs Signal
> Gibt es etwas, was man in der Synthese(!) NICHT mit Signalen, seien sie > getaktet oder ungetaktet, hinkriegt Ja, sicher. VHDL lässt dich sehr viel mehr hinschreiben als synthetisierbar ist. > , wofür man unbedingt Variablen braucht
Serielle Sender und Empfänger, Prozessorkerne...). @ Morin: >> Gibt es etwas, was man in der Synthese(!) NICHT mit Signalen, seien sie >> getaktet oder ungetaktet, hinkriegt > Ja, sicher. VHDL lässt dich sehr viel mehr hinschreiben > als synthetisierbar ist. Das stimmt schon, aber hast du da
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Akustische Wiedergabe (Stimme) mit MC möglich?
spezielle ICs, die das mehr oder weniger schlecht hinbekommen. Was aber möglich ist, ist das Synthetisieren der Sprachausgabe durch Abspielen geeigneter Samples. mp3 erfordert einen Hardware-mp3-Decoder, da übliche Microcontroller nicht über ausreichend Rechenleistung zum Decodieren in Software verfügen
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ISE 9.1 ist da
ich vorsichtig. Wenn es stimmt, komme ich von 22.13 ns auf 18.8 ns (bei Period 25 ns). 4.Die synthesedauer scheint von 3:20 min auf 2:30 gesunken. 4b. Lt. Kollege verwendet der XST keine MUXer, jedenfalls schreibt er dergleichen nicht mer ins report file. 5.die Installation mosert wg, angeblich
ist aber 1.5 GB fett. Installiert sind es 4.1 GB. Fazit: Also für mich klingt die verkürzte Synthesezeit und das kleinere design vielversprechend, allerdings hat der Kollege andere Erfahrung gemacht. ich werde in nächster zeit verstärkt mit der 9.1 arbeiten. Die 8.2 scheint man derzeit getrost überspringen
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Nanoloop (GameboySoftware) umsetzung
/analogsynth/SOUNDLABMINISYNTH/soundlab.html Kompletter Synthesizer mit vielen Funktionen. [4] http://www.sequencer.de/forumsynth/simplesizer.html Ein Projekt des synthesizerforums. Gutes Gerät. Gut dokumentiert. [5] http://ucapps.de/midibox_seq.html Super
wie werden bei den ganzen analogen synthesizern, die ohne µprozessor auskommen, die oszilierenden töne/signale erzeugt?
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Bleifrei löten: so fließt's
Stannol-Webseite ist ziemlich chaotisch), dann ist KS100 nur die Flussmittel-Gruppe: halogenfrei, synthetisch. Den tatsächlichen Lötdraht gibt es dann entweder aus der Flowtin- oder der Ecoloy-Serie. Und jede dieser beiden Gruppen hat x Legierungs-Untergruppen mit Kennzeichnungen wie TGC,. TSC, usw.
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Modellfernsteuerung 2,6 Ghz Protokolle
bei der DB vielleicht? MIDI ist immerhin fast 40 Jahre alt, aber immer noch an jedem neuen Synthesizer zu finden.
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Noch alte Hardware im Schrank?
noch einen Korg-DS8, auch Batterie alle. Teilweise sind die halt auch wegen Sättigung (andere gute Synths verfügbar) im Schrank. (Probe habe ich auch noch irgendwo - https://www.youtube.com/watch?v=RsTvduuqen8 - das Ding klingt wirklich sehr gut, vor allem auch bei so Analog-Synth Arpeggios - nur hätte
Andererseits bin ich musikalisch-kompositorisch besser geworden, aber es reizt mich nicht mehr so. Synth selber bauen schon eher - aber mehr von der von technisch-mathematischen Seite her. Auch einen Thread kann ich wohl diesbezüglich aufmachen - ich schau aber erstmal, wie weit ich selber komme.
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Computersicherheit, Arduino auf Zephyr, Yocto 6.0 uvam
session to catch. What to expect: • Deeper sensitivity where it counts - new reference and synthesizer improvements bring the noise floor down further, so even the most demanding oscillators and radar components reveal what they're really doing • Faster results without compromise - external
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Der Si5351 als LO
Software zu machen, habe ich mir das Si5351 Breakout Board von QRP Labs zusammen mit einem Synthesizer-Modul besorgt. Letzteres enthält den zur Ansteuerung nötigen Mikrocontroller inklusive Firmware und ein LCD-Display: https://www.qrp-labs.com/synth.html https://www.qrp-labs.com/vfo.html Das Si5351-Board wird auf das Synthesizer-Modul aufgesteckt. Das Zeug kommt als Bausatz, wobei der Si5341A für Grobmotoriker schon aufgelötet ist; man muss nur noch etwas THT-Hühnerfutter hinzufügen, was schnell erledigt ist. Eine SMA-Buchse
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Genaue und schnelle Frequenzkorrektur in Echtzeit
www.youtube.com/watch?v=NKDHRpmG4rk (leider auch mit Werbung vorher, lohnt aber -auch wegen des Synthies!) Wo andere mit Vibrato schmieren, von unten reinkommend die Höhe suchen oder gar mit Autotune nachhelfen, setzt sie einfach den Ton kerzengerade hin, ein paar Cent schwebend über der Notenlinie
Bazar - Ti sento (1986) HD 0815007" > (leider auch mit Werbung vorher, lohnt aber -auch wegen des Synthies!) > > Wo andere mit Vibrato schmieren, von unten reinkommend die Höhe suchen > oder gar mit Autotune nachhelfen, setzt sie einfach den Ton kerzengerade > hin, ein paar Cent schwebend über der
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Wie sicher ist die Bitstream-Encryption Xilinx?
den M1-Source anpassen und kompilieren, das FPGA-Design (auch open-source) mit dem Kompilat synthetisieren und mit dem geleakten AES-Key wieder encrypten. Dann ist das FPGA zufrieden und man hat eine Backdoor eingebaut. >> Dann braucht man den bitstream nicht reverse engineeren. > > Ist das
und mit dieser map, > kann man das ROM ersetzen. Eventuell würde sich je nach Version des Synthese-Tools, Settings oder kleinen Anpassungen am Design die Lage der BRAMs ändern, weshalb es vlt doch nicht ganz einfach ist ... aber evtl könnte man im bitstream dann die ROM-Teile zusammensuchen, wenn
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Unterschied Beschreibung cpld und fpga
, ist auch nicht (mehr) wahr. Zumindest nicht, seit es die "Timing Driven Synthesis"-Option gibt. https://www.intel.com/content/www/us/en/programmable/quartushelp/15.0/mergedProjects/logicops/logicops/def_synth_timing_driven_synthesis.htm ... und das kann durchaus das Quentchen
interessiert, ist auch nicht > (mehr) wahr. > Zumindest nicht, seit es die "Timing Driven Synthesis"-Option gibt. > > https://www.intel.com/content/www/us/en/programmable/quartushelp/15.0/mergedProjects/logicops/logicops/def_synth_timing_driven_synthesis.htm Die bei den kostenlosen synthese-Lizenzen
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Wie viele States sollte ein FSM haben?
damit die FSM nicht > festhängt. Geht theoretisch ist aber schwierig zu erreichen, wenn der Synthesizer freie Hand hat bei der Wahl der FSM codierung. Tönt auch eher nach Verilog Stil, wo es keinen Enumerationstyp gibt und FSM dann mit Bitvektoren beschrieben werden, die dann der Synthesizer wieder
stimmt, wenn der 'when others state' als nicht erreichbar erkannt wird und keine Attribute für die Synthese gesetzt sind. Ich habe auch schon gesehen, dass der 'when others state' im Reset gesetzt wird, um die Erreichbarkeit der Synthese zu zeigen.
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Codeoptimierung
Darstellung was der Synthesizer verstanden hat (Im Compiler Bau vergleichbar zum Abstract Syntax Tree). Das müsste grob dem entsprechen, was du vorher als Blockdiagramm geplant hattest. Das Technology Schematic bildet die selbe
im Prinzip die Darstellung was der Synthesizer verstanden hat (Im > Compiler Bau vergleichbar zum Abstract Syntax Tree). Das müsste grob dem > entsprechen, was du vorher als Blockdiagramm geplant hattest. > > Das Technology Schematic bildet
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Deep Learning in GPUs - Addierer oder MACs?
mehrfach gelesen werden kann und mit voller Bandbreite arbeitet. Als Beispiel nehme ich immer meinen Synthie her, der komplett als pipe läuft und bei dem allemöglichen Daten in Registern liegen. Wenn ich nur die minimal benötigten FFs nehme, die nicht deshalb drin sind, um das timing zu treffen, sondern
um Zwischenergebnisse zwischen Knoten zu transportieren. Ich hatte das ansatzweise hier mal synthetisch aufgezogen: http://www.96khz.org/htm/scalableaudiodsp.htm Markus K. schrieb im Beitrag #6317734: > Der große VC1902 hat 12.5MB "AI Engine Data Memory" und > 11.3MB sonstiges SRAM (Distributed
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Pic: Numerically controlled Oscillator als Timer?
= DDS. OK/ja, der 1-bit DAC wäre ja immer da. https://en.wikipedia.org/wiki/Direct_digital_synthesis Wo soll bei dem NCO/vereinfachten DDS der Jitter entstehen?
Wo soll bei dem NCO/vereinfachten DDS der Jitter entstehen? Dadurch dass die Periode des synthetisierten Ausgangssignals (je nach eingestelltem Frequenzwert) nicht einem ganzzahligen Teilungsfaktor des Systemtaktes entsprechen muss. Eine Bit- Änderung der Synthese kann in diesem Fall +- einer
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Altera Reset Synchronizer richtig machen
ctrl_reset_cdc_i|chain[0]", > "ctrl_reset_cdc_i|chain[1]" was sagt Quartus ("Analysys & Synthesis/Optimization Results/Register Statistics") über (möglicherweise trotz gesetzter Attribute) stattgefundene Optimierungen?
Markus F. schrieb im Beitrag #5937970: > was sagt Quartus ("Analysys & Synthesis/Optimization Results/Register > Statistics") über (möglicherweise trotz gesetzter Attribute) > stattgefundene Optimierungen? Hallo Markus, dort wird das Signal in keiner der Untertabs erwähnt, außer
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Brainstorming Syntheselaufabhängiges Verhalten
Hast Du die "Timing-Driven Synthesis" (unter "Analysis/Synthesis settings) eingeschaltet? Wenn nicht, haben die Timing-Constraints nur Kontrollfunktion und der Fitter interessiert sich nicht dafür. Im Logfile sollte irgendwo "Timing-Driven Synthesis is running" erscheinen.
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Funktionsgenerator defekt
zunehmend wegdämpft? Vgl. z.B.: https://upload.wikimedia.org/wikipedia/commons/f/fa/Fourier_synthesis.svg Teilweise hast Du mit BNC-Kabel (100pF/M) gemessen. 100 pF zusammen mit dem 50-Ohm-Generatorausgang gibt das ein Tiefpass von 32 MHz. Gleicher Effekt wie oben. Tastköpfe (1:10) sollte man
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[V]Diverse Bauteile Lagerauflösung Verkleinerung
Werbetrommel zu rühren: Die Rolle 4069 hex-inverter ist noch zu haben (zB ist ein alter Retro-Synthesizer aus England der Wasp komplett mit den Dingern realisiert, Behringer baut den gerade nach, weil es eben nur analog ist und wenig Programmierung) ihr könntet also selber mit den 4069 kreativ werden
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Hardware durch Vererbung - was ist möglich?
simulieren könnte. Einfacher wäre es wohl das FPGA in Echtzeit laufen zu lassen, weil die aufwändige Synthese wegfällt. Noch einfacher wäre es, überhaupt erst einmal die digitale Schaltung per Evolution errechnen zu lassen. > Oder ist dieses Gebiet tot und sollte es auch bleiben? Ja, ein seit 25 Jahren
Soll-Ergebnisse, also die Werte der Ausgänge und bekommt dann die optmierte Kombinatorik von der Synthese. Um dort funktionelle Optmierungen einzufügen, müssen nur die Gütekriterien ins VHDL mit hinein und als Ergebnis vorgegeben werden. Der Quervergleich unterschiedlicher Ansätze ist mit Design-Explorer-Funktionen
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vhdl Fragen zum Code
=> '0'); ... d <= d + 1 when rising_edge(clk); [/vhdl] ist valides VHDL. Ob das dein Synthesizer akzeptiert und Sinn macht steht auf einem anderen Blatt und ist ausserhalb des VHDL Scopes.
Es gibt dann auch manchmal Warnungen wegen einem hohen Fanout eines Taktes, da könnte ja die Synthese das auch aufteilen und dann selbständig BUFG und BUFR dazwischensetzen.
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[V] Sinus-Rechteckgenerator Grundig TG41 *TOP*
Wienbrückengenerator nur harmonische Oberwellen und keine Aliasingprdukte wie der moderne DDS Synthesizer. Ralph Berres
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Spartan 3e board KOSTENLOS !!
passt. Ich weiß allerdings nicht, ob man den Microblaze überhaupt mit so wenig Brams erstellen/synthetisieren kann. Im BSP Wizard (Spartan 3 Board) ist das Minimum ich 4 Brams für den Microblaze. Die 1-2 Microblaze Brams würde ich dann danach als Ram benutzen, wenn der Code ersteinmal vom Flash kommt.
auf folgendes Problem gestoßen: Macht es überhaupt Sinn einen Microblaze auf einem S3E100 zu synthetisieren? Da man hier nicht die Möglichkeit hat einen ICache zu benutzen muss der Prozessor jeden Befehl einzeln aus dem Flash laden. Das Flash hängt am OPB Bus (ich glaube, dass es min. 6 Zyklen für
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einsen im Vektor zählen
Addierer-Stufe um 1 erhöht. Nur so ne Idee, keine Ahnung wieviel LEs das am Ende bringt, die Synthese ist manchmal unergründlich.
??? Dass der Vektor bei mir über IOBs rausgeht ist doch nur ein Besipiel, um mal schnell eine Synthese zu machen.