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Teensy 4.0 mit 600MHz
Echtzeitregler geht's auch definiert mit einer delay in der Loop. Außerdem ist der DUE für gute Synthesizer deutlich zu lahm.
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CPLD unter Linux
einiger Zeit den Coolrunner-2 CPLD. Ich hab es nie ausprobiert. http://www.clifford.at/yosys/cmd_synth_coolrunner2.html
Carl schrieb im Beitrag #5933876: > Kann man für die synthetisieren und flashen?: > > http://www.gnarlygrey.com/?i=1 Ja, mit dem Upduino 2 geht das relativ einfach, da dort auch der FTDI Chip mit drauf ist. Hier ein Link mit einfachen Beispielen und Beschreibung
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YuSynth zusammenlöten
Hi, Hat jemand Lust und Zeit zwei DIY Filter von YuSynth (ARP und Minimoog) für mich zusammen zu löten ? Gegen Bezahlung selbstverständlich. Habe leider nicht die Zeit und das Können dafür. Besten Dank und Gruß Spacey
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Dual Port ROM IP Core in Quartus Prime Lite 18.1
habe Inferieren vorgeschlagen. Da kann ich beliebig viele Lesezugriffe auf das ROM machen und die Synthese baut daraus typischerweise (Lezezugriffe / 2) Blockrams. In wie weit geht denn dein "von selber" da drüber hinaus?
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Ausgangssignal eines FPGA basierten Tiefpasses
IEEE.NUMERIC_STD.ALL; Nur ist es so, dass Xilinx-Tools und andere nach wie vor bei automatischer Synthese die Arth ausspucken.
schlagen beide nicht mehr die IEEE.STD_LOGIC_ARITH.ALL vor. Oder hattest du mit "automatischer Synthese" etwas anderes als das automatische Erstellen eines Templates für ein VHDL-Modul gemeint?
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RTspice: Analoge Schaltungssimulation in Echtzeit
Die "FM- und PD-Synthese" hatten vermutlich Modulsysteme als Abhör/Planungshilfe - so ganz aus dem Stehgreif glaube ich nicht- schließe ich aber auch nicht aus: https://www.youtube.com/watch?v=z8byYyB2HVc (dazu gibt es
Googlelink auswirft. Das gleiche kann ich mir auch sehr gut für das Testen von Schaltungen für Synthesizern vorstellen.
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Rauschgenerator - Voice/Microphone Protector/Jammer
. Der nachfolgende Tiefpass macht ungefähr rosa Rauschen. Das ganze ist ein Auszug aus einem Synthesizer - deswegen die Buchse für externes Audio. Das rückgekoppelte Schieberegister erzeugt allerdings keinen echten Zufall im Sinne des Wortes, die Sequenz wiederholt sich unhörbar.
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C64 auf Cyclone II
Hexenwerk. Leider hat das DE1 keine programmierbaren IO-Delays, so dass man zum testen jedes mal synthetisieren muss. Für mein DE1 Board habe ich so ein Auge bei 67.5 - 165° Verschiebung "ausgemessen", mit dem das RAM bei 100 MHz und CL2 läuft. Die Grenzwerte sind dabei natürlich nicht empfehlenswert,
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Werkstattkompressor aus altem Kühlschrank
habe ich nicht drauf geachtet Das ist übrigens das Öl was mir empfohlen wurde: Sincom 32E synthetisches Kompressor Öl (15 Euro bei Amazon) für 0,5l
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Lösbares Doppelklebeband mit hoher Klebkraft?
Das ist Harz eines tropischen Baumes. Bayersdorf waren möglicherweise die Ersten, die das Zeug synthetisch herstellen konnten. Chemisch ist Guttapercha mit Naturkautschuk verwandt. Beides ist Polyisopren. Kautschuk ist die cis-Variante, während dessen Guttapercha die trans-Variante ist.
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Arbiträre Signale erzeugen
#5922923: > Schallplatte Ah. Hübsch. Ich setze fort: Mellotron-Prinzip. Additive Fourier-Synthese. Dreieck-Generator mit Analogrechnermodul zur Taylor-Reihen-Entwicklung.
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Quartus FPGA Fehler Anfänger For
einen Algorithms, keine Struktur. Deswegen funktioniert er im Simulator, geht aber nicht durch die Synthese. Hast du dir Gedanken darum gemacht, wie das spätere Hardwaredesign auf RTL-Ebene aussehen soll? Es gibt keinen Takt, keinen Reset, keine Register. Dein Modul hat zudem keine Eingänge und keine
; r++)begin end //endfor end [/code] Error (10119): Verilog HDL Loop Statement error at synthtest.sv(82): loop with non-constant loop condition must terminate within 250 iterations Ist also schon mal ein guter Hinweis :D werden mal weitermachen !
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Xuan Tie 910: Erster 16-Kern RISC-V-Prozessor kommt aus China
vollzustellen. Ok, leicht übertrieben,aber nur leicht. Caches und dergleichen werden sowieso maschinell synthetisiert. Wie sehr sich die CPUs gegenseitig auf den Füßen stehen, das ist genauso wenig raus.
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UAA1003 Geheimnis lüften
gleichzeitig ausgegeben werden (Polyphonie). Das ist obendrein komplett analog lösbar, wie diverse Synthesizer-Ansätze schon sehr lange zeigen.
...womit wurde die mp3 synthetisiert? Das hört sich ja zml gut an, wär geil für...irgend ein "Gerät", hauptsache es spricht :) Klaus.
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Xilinx ISE 4.7 Win7 ok -> Linux Mint 19.1 - Error
Beitrag #5919559: > Was muss ich GENAU tun, um diesen Fehler weg zu bekommen? Kannst Du Deinen Synthesereport (.syr) hier als Anhang mal hochladen? Oder Du suchst im Report nach 'INFO:Xst:3226'. Im Synthesereport müßten solche Meldungen zu finden sein: [pre] INFO:Xst:3226 - The RAM <gen_fifo.FIFO
] Ansonsten 'läuft' ISE 14.7 aber unter Linux Mint 19.1. D.h. ich kann Projekte ohne bmm synthetisieren bis hin zum bit file. Ich denke mit einer XP VM werde ich wohl weiter kommen - oder halt dieses Projekt nur auf dem Win Rechner bearbeitet. Danke für deine Unterstützung! Peter
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Alte Röhrenradios abzugeben
ausgewogen. Tiefen- Sehr gut bei Musik mit klassischen Instrumenten, moderne Musik mit Tiefen aus dem Synthesizer- das geben NF und Lautsprecher nicht mehr her. Aber: Bei Kirchenorgelmusik läuft die Schatulle zur Hochform auf. OK, da gibt es auch Orgeln mit extremen Tiefen, etwa eine Orgel in Kaliningrad mit
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Simple Spracherkennung selber programmieren
ist egal (Spieler, Compi) und viele Samples, min. über 300, viele vielleicht ähnlich.) - Voice Synth programmieren - wie mit Synth nachsprechen? Mama, Papa, Opa, Oma, Ei, Hut usw..?
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2 Dimensionales Array in System Verilog
nicht. Manche arrays bringen ihre eigenen Funktionen mit, z.B. zum Sortieren. Die sind nicht synthetisierbar. Dann kommt es noch ein bisschen auf die Arraayelemente an. Ein Array von Klassenreferenzen ist nicht synthetisierbar, weil Klassenreferenzen nicht synthetisierbar sind. Ein einfaches Array konstanter Größe aus einzelnen Bits ist natürlich synthetisierbar, das braucht man jeden Tag.
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Grundlegende Frage SystemVerilog
Funktionen in SV sind synthetisierbar, wenn die Funktion synthetisierbaren Code enthält, genau wie bei VHDL. There's no magic. Was findest du daran merkwürdig?
neue Shortcuts zu lernen, um doch nur Text einzugeben und build/compile/simulate/make/generate/synthesize/updatewhatever zu starten. Duke
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Verilog nach 74xx
Steine: http://www.fritzler-avr.de/spaceage2/down_vhdl.htm Ansonsten ist die RTL Ausgabe der synthesen noch nicht das Minimaldesign. Das ist nur zum nett ansehen, bzw gucken ob die synthese verstanden hat was man von ihr wollte. Erst wenn alles in LUTs gequetscht wurde ist es minimal, da verschwinden
Mw E. (Firma: fritzler-avr.de) (fritzler) >Das ist nur zum nett ansehen, bzw gucken ob die synthese verstanden hat >was man von ihr wollte. Ich verstehe nicht ganz, was du mit deinen Aussagen meintest. Mein Verdacht ist, dass der VHDL-Synthethisierer nicht so gut im Optimieren ist, wie das
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std_logic zu std_logic_vector
nicht geklappt. > Müsste aber. Welche Fehlermeldung hast du da erhalten? Fehlermeldung(bei Synthesis): ERROR - c:/allmyfiles/latticediamondprojects/pulser03/pulser03.vhd(42): net PD_OUT_P[15] is constantly driven from multiple places at instance PD_OUT_P, on port q[15]. VDB-1000 Done: error code 2 Also VHDL checking geht durch, nur beim Synthetisieren gibt es obige Fehlermeldung. Hier ist der Code: [vhdl] library IEEE; use IEEE.STD_LOGIC_1164.all; entity PULSER_DRIVE is port( PD_CLK : in std_logic; PD_MODE
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Elektromobilität
Erden. Schon alleine deshalb sind E-Autos gar nicht so Umwelt- und Resourcen-schonend. Ein synthetischer Kraftstoff könnte dagegen schon Umwelt- und Resourcen-schonend hergestellt sein und auch CO2-neutral.
tim schrieb im Beitrag #5914871: > Alternativ könnte man natürlich auch synthetisches Benzin > elektrochemisch aus CO2 und H2O herstellen und die konventionellen > Fahrzeuge (Benziner, Diesel-Autos) weiter verwenden. Nein das willst du sicher nicht. Bei der Synthese geht
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Ausrichtung einer Keilwelle, Sensor?
die man als Lösung heranziehen kann, aber so einfach nach Skizze kann man da schlecht etwas synthetisieren. >> - Oder ist die Welle ein zu bearbeitendes Werkstück das jedes Mal neu > gespannt wird? > Jede Welle wird neu gespannt. Und hier soll die automatische Ausrichtung vollzogen werden?
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Präziser HF- Generator mit ADF4351 und Arduino Mega 2560
den Nicht-Micro : https://www.crowdsupply.com/era-instruments/erasynth Welcher als 3 Kreis Synthesizer noch etwas besser ist.
in der Tat rechteckiges Zeug raus, waehrend der EraSynth fuer 950$, resp 1450$ einen sauberen Sinus bringt.
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State Machine in VHDL - Design
Post-Implementation Timing Simulation mache, stimmen die übertragenen Daten nicht mehr. Bei der Synthese bekomme ich zudem die Meldung [Synth 8-327] inferring latch for variable 'TLAST_reg' Wobei das Signal im nicht getakteten Teil der State Machine steht (also im Ausgangsnetzwerk). Die Ursache
sinnvoll? Wenns drauf ankommt, dann implementiere einfach mal beide Varianten und vergleiche das Syntheseergebnis. > Immerhin empfiehlt es Xilinx? In irgendeinem Lab-Workbook für VHDL-Anfänger... Man darf zudem nicht alles bedenkenlos glauben, was irgendwer irgendwo schreibt: https://www.mikrocontroller.net
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Audio eingang in unabhängige Schaltungen aufteilen?
Klangspektrums in Teilfrequenzbereiche geht ist Vocoder. Ursürünglich wurden dessen Analyse- und Synthesefilterbänke tatsächlich mit Operationsverstärkern realisiert, heute natürlich eher DSP.
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VHDL Prozess nur "anstupsen"
, bei dem der Zähler sowie wahrscheinlich auch X und Y mit 0 initialisert werden (das darf der Synthesizer laut deiner Beschreibung aber handhaben wie er will, denn du definierst X und Y erst ab dem 11. Takt). Dann zählt der Zähler mit jedem Takt eins hoch und die Vergleicher lösen bei bestimmten Zählerständen
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Quarz für schmalbandiges DCF77-Filter
denke das Stichwort ist die PM-to-AM-Conversion. Aktuell kommt das LO-Signal aus einem HP3325A-Synthesizer, später wäre da eine DDS angesagt, da die LO-Frequenz (aktuell 5075.765 kHz) doch recht krumm ist. Es stellt sich nun halt die Frage nach den Auswirkungen eines Phasenrauschens der LO-Frequenz.
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Quartus. Case statement mit 256 when wirft Fehler
Ich versuche mit Quartus 16.1 ein case mit alle 256 Fälle zu synthetisieren. Ja alle 256 sind da von 0 bis 255. Ein when others gibt es auch, mach aber kein unterschied. Die Signal ist es ein std_logic_vector(7 downto 0). Mit einem integer range 0 to 255 kommt die Meldung
so architekturunabhängig, wie es einem blutigen Anfänger erscheint. Wenn etwas unter Lattice synthetisiert, aber nicht unter intel/Altera dan bedeudet das nicht , das das VHDL parsen vom Quartus fehlerhaft ist.
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Mini HF Generator mit SI5351 und Bluepill
. Damit kann man sich darauf verlassen dass auftretende Nebenlinien auch wirklich nur von der Synthese des gemessenen Kanals stammen und nicht von den Nachbar-Ausgängen.
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Wasserstoffinfrastruktur für Brennstoffzellen-Fahrzeuge Gesperrt
EEG-Umlage die letzte Umlage war in diesem System? Also ich sehe schon "Speicherkosten" und "Synthesekosten" auf uns zu kommen.
AKW-Abschaltungen sind die > anderen 85% fossil. Da kannst Du auf und nieder hüpfen und so viel > H2-Synthese betreiben wie Du magst. Das macht es aufgrund der Verluste > allenfalls schlimmer. Ähh, du verwechselst den Adressaten. Ich bin weder für H2-Synthese, noch für den weiteren Ausbau von Solar- und
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Fpga für alle
Naja, seinen VHDL-/Verilog-Code zu synthetisieren ist halt auch nur 10% von der eigentlichen Entwicklungsarbeit. Dann kommen ja noch Timing-Analysen, Testcases, etc. dazu. Dafür ist das Zeugs halt völlig ungeeignet.
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Umweltbilanz E-Mobilität vs. Brennstoffzelle
es einfach einer macht. Vielleicht wird in Zukunft der Wasserstoff auch weiter zu Methanol synthetisiert, oder in einem Trägermatierial mit weniger Druck gespeichert, und damit eine Brennstoffzelle betrieben - es bleibt spannend.
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VCO diskret aufbauen? (4GHz-ca. 200 MHz Sweep)
Rampen gleich miterzeugen. Aber auf der Referenz-Seite haben die ADFs da nichts. Bei Fraktional-Synthese muss man schon wissen was man tut, Stichwort trägernahe Nebenlinien.
gleich miterzeugen. > > Aber auf der Referenz-Seite haben die ADFs da nichts. Bei > Fraktional-Synthese muss man schon wissen was man tut, > Stichwort trägernahe Nebenlinien. Aus dem Datenblatt: The ADF4158 is capable of generating four types of waveforms in the frequency domain: single ramp
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FPGA-Funktionssicherheit
wirklich so um die 100k kostet) gibt es noch die RTAX (TMR auf Zellebene) und RTPro (TMR durch Synthesetool) Serien. Beachte: Die stehen alle unter ITAR mit entsprechendem Papierkram beim Im-/Export.
zum Mars. Noch ein Nachtrag dazu: Ich habe inzwischen erfahren, dass auch Mentor zu seinen Synthesetools eine TMR Option anbietet. Thomas U. schrieb im Beitrag #6020222: > Die Stromversorung hat nichts mit der funktionalen Sicherheit im FPGA zu > tun und lässt sich grundsätzlich nicht gleich
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Komisches Problem mit Xilinx Spartan3 xc3s200
probiert (Optionen beim Projekt aendern, Debug-Logik rauswerfen, Design unter Win7 und Linux synthetisiert): Immer der gleiche Effekt Also mir gehen echt die Ideen aus. Bisher hatte ich noch nie solche Probleme. Hat jemand nen Tipp fuer mich? PS: Noch abgedrehter: Eine ganz alte Version von
2013 (TC war wohl ISE 12.x). Egal ob ich das alte Bitfile nehme oder den Design von damals neu synthetisiere: Fehlfunktion und Stromaufnahme 220mA in beiden Faellen PPS: Ich programmiere mit Digilent Adept. Ich habe auch nochmal den alten JTAG-Adapter rausgekramt: Ebenso Fehlfunktion. PPPS: Es ist
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Frequenzverschiebung eines Liedes, per µC
der Nähe bestaunt werden. Selbstbau dürfte eher auf FFT, verschieben des Spektrums und Signal-Synthese rauslaufen. Eher was für spezialisierte DSPs oder reichliche Rechenpower.
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MEMS Mikrofone für Ultraschall
Ultraschall-Lautsprecher, erzeugt mit ganzzahliger Sinus-DDS bei fs 96kHzx1024 Punkte aus meinem FPGA-Synthesizer. Allerdings ist das Signal recht schwach und stark richtungsabhängig. Es wäre sicher noch zu verbessern, wenn man das Filter als schmalen Bandbass baut und auf die Zielfrequenz optimiert.
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Digitalrechner Kopplung online/offline
bzw. das Äqvivalent dazu > vorstellen? Naja, in Listenform und in Schaltplanform. Bei Synthesizern wurden ähnliche Konstruktionen auch verwendet. An meiner Schule gab es damals einen EMS Senthi-AKS: http://www.vintagesynth.com/misc/synthi.php Und wenn Künstler wie z.B. Jean Michel Jarre
Tangerine Dream in den 1970er und frühen 1980er Jahren ein Konzert gaben, war die Bühne voll mit Synthsizern und einem wilden Drahtverhau.
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10-15GHz Baugruppe von LCT - Schema gesucht
Geräten (Spekrum- Analysator, NWA, Generator) wird heute ein VCXO als Referenz für die Signal-Synthese verwendet. Dieser wird an ein nieder- frequentes 10MHz Referenznormal angebunden. Markus W. schrieb im Beitrag #5891108: > Dass die nachfolgenden Vervielfacher diese Werte > verschlechtern ist
Schoen, wenn man etwas basteln will. Wenn man einfach einen Synth benoetigt, wuerd ich heute einen ERA Synth micro fuer 250$ empfehlen. Der kam zwar noch nicht, der groessere Bruder davon ist aber super.
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Audiosignal filtern
BCckungsverfahren. Oder: Wavelet Analyse-Filterbank --> Koeffizienten-Thresholding --> Wavelet Synthese-Filterbank. Thresholding bedeutet, dass solche Koeffizienten abgesenkt oder genullt werden, die mit "nicht interessanten" Signalanteilen assoziert sind. Rauschentfernung per FFT/IFFT kommt beim
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High Level Synthese aus C Code Spielerei oder ernste Anwendungen?
allenfalls mit der genannten CBR-Architektur aus dem Compiler leichter die benötigten Resourcen für die Synthese ausspucken kann, da statisch angelegt. Und Fortran77 ist schon mal generell (ggü. C) sprachlich so eingeschränkt, dass man weniger Gefahr läuft, synthese-inkompatible Konstrukte zu erzeugen. Stecke
der genannten > CBR-Architektur aus dem Compiler leichter die benötigten Resourcen für > die Synthese ausspucken kann, da statisch angelegt. Und Fortran77 ist > schon mal generell (ggü. C) sprachlich so eingeschränkt, dass man > weniger Gefahr läuft, synthese-inkompatible Konstrukte zu erzeugen.
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Abstraktion von der Topologie im Chip?
Architektur der Hardware berücksichtigen, dass ein Chip 2 Dimensional > ist oder kann man alles den Synthesetools überlassen? Über die 2-Dimensionalität braucht sich der Designer keine Gedanken machen. Darum kümmert sich das Synthesetool. Gute Synthesetools sind auch in der Lage, bei Bedarf Gatter mit stärkeren
der Synthese ist, aus der Beschreibung herauszulesen, was der Designer erreichen möchte. Damit das reibungslos funktioniert, schreibt das Synthesetool mitunter enge Regeln vor, wie die Beschreibung aussehen muss