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Suche Lösung für Waveformgenerator mit frei wählbarem Signalverlauf
habe mir gerade den Wiki-Eintrag zu DDS durchgelesen: http://de.wikipedia.org/wiki/Direct_Digital_Synthesis Wenn ich das richtig verstanden habe, bewirkt eine höhere Frequenz im Prinzip, dass die Adressen der Wertetabelle nicht mehr direkt nacheinander, sondern mit Sprüngen in der Adresse durchlaufen
aber einen DA Wandler mit parallelen Port benötigen. Vielleicht baue ich irgendwann noch mal ein Synthesizer mit einen 16bit DA Wandler. Ralph Berres
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Custom IP-Core hängt sich auf.
Frequency: 46.038MHz) Das ist nach der Synthese... > Ist das mit dem Timing immer noch in Ordnung? ... da kann bei richtigen constaints schon noch was verbessert werden. > jetzt hätten wir ja weniger als 50 Mhz. Also die Frage: du hast den
110% sagt der Synthese-Report in Xilinx EDK. Ich habe gar nichts constrained :-). Gruß Flo
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Bytefehler beim Schreiben ins DDR2
Design getestet, um eigene Fehler auszuschliessen. Habe auch, wie von Rick vorgeschlagen, den Synthesis-Effort und den Place&Route-Effort auf High gesetzt, leider ohne Erfolg - die dqs_div_rst MAXDELAY Constraint kann nicht erfüllt werden. Ansonsten gehe ich davon aus, dass eigentlich alle nötigen Constraints
Clock-Signalen generiert, was zu einem Fehlverhalten führt. Nach einigem Experimentieren und Änderungen der Synthese- und Mapping-Optionen kann ISE nun zum Glück alle Contraints fehlerfrei einlesen. > hinkommen, weil das MIG Design an sich nicht immer 100% mit den Timings > hinkommt, außerdem "gehackt" werden
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Sinus digitalisieren
Möglichkeiten um einen Drehstrom(3Sinuswellen)zu Digitalisieren zu > können. Er meint wohl Synthetisieren.
Möglichkeiten um einen Drehstrom(3Sinuswellen)zu Digitalisieren zu >> können. > > Er meint wohl Synthetisieren. Macht Spaß, die Aussagen des OPs geeignet zu interpretieren ;)
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Spartan 3e unter Linux?
einen Interessanten Ansatz. Zum einen erklärt es VHDL und Verilog Seite-an-Seite anhand von synthesierbaren Konstrukten. Führt dann in die MIPS32 Architektur ein und zeigt danach Anhand der Implementierung von jeweils einem Befehl aus den verschiedenen Befehlsgruppen, wie ein Prozessor entwickelt wird
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Division
B; Allerdings funktioniert dieser glaube ich nur sinnvoll für die Simulation und nicht für die Synthese.
verwenden um in VHDL zu dividieren. Die Division muss man halt nur erst implementieren, es gibt synthesefähige Algorithmen dazu.
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Ethernetschnittstelle programmieren - Anfänger
empfehle dir daher es mit dem EDK (Embedded Development Kit) zu machen. Das setzt im Prinzip auf ein Synthese Tool (Z.B. ISE Web Pack) auf und du kannst dir dort einen Prozessor in deinen FPGA einbauen. Der lässt sich dann sehr weitreichend konfigurieren, was die Hardware und Peripherie angeht. Z.B. gibt
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Flipflop und Latch
[[Latch]] ist NICHT getaktet. [[FlipFlop]] ist getaktet. >Die werden dann einfach als FF synthetisiert. Dieses ICs SIND FLipFLops. Nämlich 8 Stück in einem IC. Kann man auch als 8 Bit Register bezeichnen, aber NICHT als Latch. MFg Falk
Prozesses nur startet, wenn sich le ändert (also quasi ein 'event). Es wird aber als T-Latch _synthetisiert_, zusammen mit einer dezenten Warnung: da fehle ein Signal in der Sensitivity-List und es werde ein Latch eingebaut. Das ist ein gern gemachter Fehler.
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MIDI Daten senden?
Hallo, da jetzt mein quellcode fertig ist (mini-synthesizer mit tastern) würde ich mich jetzt mal an den Anschluss meines Keyboards machen. Also dass der AVR MIDI-Daten sendet und das Keyboard sie über den MIDI-IN Port empfängt. Auf wikipedia hab ich folgende
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Compilieren von vhdl-code libraries
Geschwindigkeitsgrenzen des Chips. Kannst ja mal spasseshalber nen 32 Bit-Multiplizierer (nicht floating) synthetisieren. Einmal mit den dedizierten Multiplizierern und einmal ohne (man kann in Quartus einstellen, dass er alles in Logik abbilden soll). Die Unterschiede sind frappierend. Ich musste aktuell auch
Wurzelzieher" gibt es auch im Cyclone nicht! Der setzt das dann eben auch in Logik um. Zum Thema synthetisierbare Wurzeln kannst ja mal Google bemühen. Da haben sich schon viele Leute viele Gedanken drüber gemacht... So, dann viel Erfolg Gruß Schlumpf
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USB Projekt: Einsatz von Picoblaze
www.poderico.co.uk/ Zu der Sache wie das C-Programm in den Picoblaze kommt: Wenn das direkt beim Synthesevorgang in diese BRAMs eingebracht wird, dann muss ich quasi die fertige Firmware dem Synthese-Tool zur Verfügung stellen. Wie mach ich das? Gibt es dafür z.B. im Xilinx ISE Webpack (das kostenlose) eine
@CM >quasi die fertige Firmware dem Synthese-Tool zur Verfügung stellen. Wie >mach ich das? Gibt es dafür z.B. im Xilinx ISE Webpack (das kostenlose) Schau dir Xapp213 an, da steht alles drin. >4kBit BRAM zu haben... wieviel C-Code bekommt
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Diamanten einschmelzen?
docid=-1297117137837778403&q=fusion+reactor&total=80&start=0&num=10&so=0&type=search&plindex=0 "synthetic diamond window" (8:55) Ich wusste doch, dass ich das schonmal gehört hatte :) Im übrigen ein spannender Bericht, hört mal, wie sie die 400MW erzeugen... die spinnen doch :)
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Transistor:hfe
von Moritz Klein sehr ans Herz legen. Der geht sehr detailiert durch die Geheimnisse von Synthi-Schaltungen.
von Moritz Klein sehr ans Herz legen. >> Der geht sehr detailiert durch die Geheimnisse von Synthi-Schaltungen. > > Der Synthesizer Sound auf seinem YouTube Kanal hört sich ja ziemlich > genial an, jedoch erklärt er leider alles auf Englisch, da verstehe ich > wieder nichts. Zum Übersetzen müsste
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Floppy Spindel-Motor
der KA2822 kommen mit zwei Hall-Sensoren aus und generieren aus den beiden Signalen das dritte synthetisch: Torsten B. schrieb im Beitrag #7939341: > Richi hat eine 3,5"-Floppy (Samsung SFD-321B) analysiert, allerdings > kein Wort zum Rotor-Magneten. https://www.richis-lab.de/floppy.htm Das
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suche Algo für Soft Clipping
den es zu handhaben gilt, wenn jemand irgendwo die Verstärkung zu hoch aufgedreht hat oder bei Synthesizern die Filter unkontrolliert resonieren. Daher ist aus meiner Sicht die Anforderung die, in dem Bereich, wo die Lautstärke passt, die Finger weg zu lassen und nur dort, wo sie zu groß wird, einzugreifen
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arduino Platine mit microCore und 100baseT
M2GL010-TQG144I. > IGLOO2, 84 I/O, 933.888 kbit RAM, 12.084 LUTs im 144-LQFP-Gehäuse Ich habe mal Synthese und Place&Route von microCore ohne die angedachte Peripherie gemacht und die Ergebnisse sind ermutigend: 16-bit Daten: interne 16k Datenspeicher, 8k Programmspeicher, 30% der LUTs, clock 45 MHz
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Brandschutz elektrische Fußbodenheizung
auf ihre Kesselheizungen umschalten. Im Weiteren können viele dieser Anlagen CO2-neutrale synthetische Brennmittel verarbeiten. Ettliche Ölkessel können auch mit einem Gasbrenner (später auch Wasserstoffbrenner) betrieben werden.
Dieter D. schrieb im Beitrag #7580620: > > Im Weiteren können viele dieser Anlagen CO2-neutrale synthetische > Brennmittel verarbeiten. Ettliche Ölkessel können auch mit einem > Gasbrenner (später auch Wasserstoffbrenner) betrieben werden. Hatten wir in Deutschland bis in die 50er / 60er Jahre fast
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Optimierung und Forumlierung paralleler Statemachines
die Teile werden nicht zusammengefasst. Das kann man u.A. daran erkennen, dass er ohne die Syntheseeinstellung, die FFs zu erhalten, ein besseres Timing herausbekommt, als im anderen Fall, weil jede Schaltung autark läuft. Ich löse das dadurch, dass ich an die Rechenergebnisse und die Vektoren pauschal verzögerte Versionen dranhänge. Diese liegen dann der Synthese vor und sie kann zeitliche Überlappungen sehen und nutzen. Gleichzeitig kommandiere ich der Synthese die FFs zu erhalten, damit diese erst nach dem Platzieren der Implementierung zum Opfer fallen.
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Elro PAL-Bildschirm für Funk-Überwachungskamera, wie anschließen?
GHz-Wireless-Audio-Video-UEbertragungssystem-mit-TV-Tuner-mit-IR-Extender • Empfangsfrequenz: 2,400 GHz - 2,4835 GHz • Kanäle (4CH): PLL Frequenz Synthesizer
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DDS Power Synthesizer
Kennt jemand von Euch den AD9951 von Analog devices? Das ist ein 400 MHZ DDS Synthesizer, alles auf einem Chip. Bin geade dabei einen breitbandigen Frequenzgenerator zu entwerfen. Ist aber noch nicht fertig. Da der AD9951 nur einige Milliwatt Output hat, habe ich einen breitbandigen
Funkamteur" 2/2006 S.189-190, das Datenblatt zu einem Einchip-Sender mit Stereo-Coder und UKW-PLL-Synthesizer mit serieller Programmierung in 100 kHz-Stufen von www.rohm.com Typ BH1415F im 22poligen SMD-Gehäuse. Auf Seite 217 wird er auch angeboten für 13,50 . Gleiches Heft, Anzeige von www.sander-electronic.de
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ARM-Beginn
den Prozessorkern, sondern mehr in der Komplexität des ARM-Befehlssatzes. Vergleiche ich den synthetischen Wackler mal mit dem Befehlstiming des AVR, dann sieht das in der Tat etwas günstiger für den AVR aus. Registerinhalt an Port ausgeben (OUT) benötigt einen Takt, Branch (RJMP) benötigt zwei
Die obige Schleife würde also in vier Takten durchlaufen. Damit ist der AVR bei diesem synthetischen Vergleich doppelt so schnell wie ein ARM7TDMI. Tja. Bei einer 32-Bit-Multiplikation (die natürlich wertabhängig unterschiedlich lange dauert) ist der ARM mit drei bis sechs*** Takten aber dem
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Spektrometer für elektromagnetische Wellen
. Ist die Quelle ein Magnetron, das mit einem Thyratron geschaltet wird, oder ein AWG, oder Synthesizer, ueber eine TWT.
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MIDI mit AVR erzeugen
gesendet wird, wird dann schlagartig beim nächsten tic gespielt. So mache ich das jedenfalls in meinem Synth, allerdings muss man dann mit Echtzeitspiel aufpassen, dass die Akkorde nicht etwa zu spät gegriffen werden und den time tic verpassen. Hat alles Vor- und Nachteile. Das Beste und Einfachste,
gespielt. Das ist dann im Prinzip eine Quantisierung. > So mache ich das jedenfalls in meinem Synth, allerdings muss man dann mit > Echtzeitspiel aufpassen, dass die Akkorde nicht etwa zu spät gegriffen > werden und den time tic verpassen. Ist halt blöd, dass die Zeit immer vorwärts läuft.
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Erfahrungen mit Efinix?
board zu verwenden. Ein paar Hinweise zu der Software von denen: Die Software besitzt ein Synthese-tool aber KEINEN Simulator Die Software bekommt man nach Registrierung des Boards kostenlos (Konto erstellen!) Man bekommt nur für 1 Jahr Software-Updates(In meinem Fall) Fand die Sache manchmal
Xilinx 7 mit Speedgrade 1 hatte, wurde auf dem Trion mit dem höchsten Speedgrade minimal langsamer synthetisiert. Habe es aber mit paar kleinen Optimierungen trotzdem auf die nötigen 100 MHz Core-Clock Speed bekommen. Die Infos von dem Synthese-Report sind gut verständlich. Ansonsten werden "inout" nicht
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Mini HF Generator mit SI5351 und Bluepill
. Damit kann man sich darauf verlassen dass auftretende Nebenlinien auch wirklich nur von der Synthese des gemessenen Kanals stammen und nicht von den Nachbar-Ausgängen.
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Takten eines schnellen ADCs
photos/eevblog/21651872371/in/dateposted-public sehe ich keinen tollen Oszillator, dafür einen Synthesizer ADF4360.
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GateMate FPGA inbetriebname
version gerbeitet, a gibt es einen run.bat den man mit unterschiedlichen parameter starten muss um synthese oder p&r zu starten. Bei LED blinky waren synthese und implementation zeiten wirklich sehr klein, bei etwas grösseren design schon wesentlich länger. Da gibt es auch kein progress indication, man
InstantSoC RISC-V ausprobieren. Leider ist der Yosys nicht fähig den InstantSoC SystemVerilog zu synthesieren, es scheitert mit fehler. Dann habe ich den SystemVerilog mit opensource tools ins Verilog konvertiert. Die konversion hat gescheitert an einer zeile, den habe ich dann manuell konvertiert. Dieser
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Suche günstiges Einstiegs-DSP-Board für Audio
schonmal ein kleiner anfang (vielleicht bekomme ich da auch in verbindung mit nem weiteren prozi nen synthesizer unter :-))) gruß rene
kann. ich denke mit den möglichkeiten (speziell 40bit akku und mac) sollte es kein thema sein den synthi zu programmieren. unter cubase bzw. standalone läufts ja schon :-)) mit dem kostenlosen muster werd ich wohl denke ich machen. nur schade das der prog-adapter etwas spezieller sein muß. aber den
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FPGA-Funktion I2C-Slave VHDL
gibts kaum Probleme. @Helmuth habe Deine Tools nicht zur Verfügung, aber wie gesagt, für die Synthese wird das math_real nicht benötigt! Habe extra 2 Packages gemacht, damit es keinen Ärger damit gibt. Ich habe im Modelsim ein Projekt, wo alle Files eingebunden sind, für die Synthese mit Quartus II werden nur 2 Files ins Projekt eingebunden (s.o.), die letzte Zeile nach der Synthese im Quartus II sieht so aus: Info: Quartus II Full Compilation was successful. 0 errors, 5 warnings
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VHDL-Buch f. Einsteiger
VHDL-Synthese von Reichardt/Schwarz und für die Sprache an sich: The Designers Guide to VHDL
Das hier: VHDL-Synthese von Reichardt/Schwarz Ultimo?
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FPGA DEV Board
wurde, war mir nich aufm Schirm.. Wenn ich nicht falsch liege, gibts zwei unterschiedliche Synthese-Backends (also XST-Varianten für sp3 und sp6). Hat man dann wohl im Update weggelassen, sehe aber keinen Grund, warum man's nicht zum Laufen kriegen sollte. > Lief eigentlich ganz gut. Nur ISim war
schrieb im Beitrag #5500685: > Wenn ich nicht falsch liege, gibts zwei unterschiedliche > Synthese-Backends (also XST-Varianten für sp3 und sp6). Hat man dann > wohl im Update weggelassen, sehe aber keinen Grund, warum man's nicht > zum Laufen kriegen sollte. Jepp. Um z.B. für den S3E den Parser
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Fett in Kunststoff/Metall Getriebe zieht Fäden pappt und klebt, Bezeichnung?
Wälzlagerfette in Kartuschen sind heute Lithium-verseifte Fette mit mineralischem oder - wenn teurer- synthetischen Grundölen. Beide haben miteinander nix zu tun - außer dass sie Fett heißen. Aber dann kann man auch Schweineschmalz nehmen. https://www.supermarktcheck.de/aldi-sued/sortiment/schmalz/ Lies
schrieb im Beitrag #7042246: > Lithium-verseifte Fette mit mineralischem oder - wenn teurer- > synthetischen Grundölen. Und wenn du die 'Staucherfettn' brauchst, dann rufst laut: Wo zum Teufel ist das *Lithium-verseifte Fett* ausm Baumarkt hingekommen? Üblicherweise kennzeichnet man solche Stoffe
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4GHz Signal zeitlich auflösen
Kann ich mit einem 20GS/s ein 4GHz Signal (Sinus) aus einem Synthesizer noch ohne Dämpfung auflösen?
W. schrieb im Beitrag #7054766: > Kann ich mit einem 20GS/s ein 4GHz Signal (Sinus) aus einem Synthesizer > noch ohne Dämpfung auflösen? Das kommt auf die Bandbreite an. Die Dämpfung hat mit der Abtastrate nichts zu tun.
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LO Verteilung VNA
schrieb im Beitrag #6874144: > Also Als Beispiel: Ich will nur S11 messen also habe ich einen > Synthesizer für das Signal und einen Synthesizer für beide Mischer, den > ich aufteilen muss oder habe ich dann insgesamt 3 Synthesizer einen für > das herunterzumischende Referenzsignal und einen für das
> Sebastian B. schrieb: >> Also Als Beispiel: Ich will nur S11 messen also habe ich einen >> Synthesizer für das Signal und einen Synthesizer für beide Mischer, den >> ich aufteilen muss oder habe ich dann insgesamt 3 Synthesizer einen für >> das herunterzumischende Referenzsignal und einen für das
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[GHDL] Multi-driven Net - Warnt GHDL hier?
interner tristates beschreiben, die vom Implementierungsfrontend in muxer umgesetzt werden. Dem Synthesetool das aus HDL eine EDN macht ist dagegen die konkrete Architektur egal, es sei dann man aktiviert passende Funktionen ('physical optimizations' 'timing driven synthesis').
und 1: Oops, stimmt... ich war gedanklich bei 'bit', das ist ein echter 2-State Typ, also mit Synthese-Semantik. Sorry. Trotzdem liefert std_ulogic einen Fehler bei Mehrfach-Zuweisungen.
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Boolschen Ausdruck vereinfachen
mehr kann. Der Digitalsimulator "Digital" kann Schaltungen simulieren, mit dem Manpunkt Analyse/Synthese kann man Schaltnetze und Automaten mit einer Tabelle eingeben, erhält die KV-Diagramme (mit allen Überdeckungen) und die minimierten Gleichungen (auch hier alle Überdeckungen). Ein klick und die Schaltung
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Wobbel-Gymnastik mit Nordmende SW3330
professionellen Wobbler wie Swob5 ist das genauso. Das änderte sich erst, wie die Generatoren mit Synthesizern ausgerüstet woden sind. Da hat man dann die Marken direkt aus der digitalen Frequenzinformation , welche auf den Synthesizer geht gewonnen. R. K. schrieb im Beitrag #6668176: > am Ende auf
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Suche Simulator für Motorola 68k
seine Daten zu sehen Foertig schreibt "Der 6311 von Marconi (heute Aeroflex) ist ein Wobbel-Synthesizer / Signalgenerator für den Frequenzbereich von 10 MHz bis 20 GHz. Mit aeroflex geht es weiter zu cobham, dort steht schließlich "Aeroflex Test Solutions is now part of VIAVI Solutions" dort landet
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wenn long long nicht mehr reicht
Hi, um einen 48 Bit DDS Synthesizer anzusteuern brauche ich eine eine Division mit 48 Bit Ergebnis. Ich habe das im Moment so gelöst: [c] //********************************************************************** //***** Ergebnis
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Controller PLL TBB146
Teilerfaktor von 1 bis 4095). Er empfängt die Frequenz des externen Quarzkristalls zur Generierung des Syntheseschritts (die Schrittvergleichsfrequenz). Der Hauptteiler (N) ist 10 Bit groß (Teilerwerte von 3 bis 1023). Der Hilfsteiler (A) ist 7 Bit groß (Werte von 0 bis 127). Es arbeitet mit dem N-Teiler zusammen
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Genauer und schneller Sinus im FPGA
runterbringen, je nach Rom-Abmessungen. Beschrieben wird das in James A. Crawford: Frequency Synthesizer Design Handbook Er gibt einen pointer: Sunderland, D.A. et al. CMOS/SOS Frequency synthesizer LSI circuit for spread spectrum communications IEEE J. Solid State Circ. Vol. SC-19 August 84
haben soll". Wie auch immer: Was er hier beschreibt ist ja nichts anderes als (s)eine Form der Synthese der Sinuswellen, um einen additiven Synthesizer zu bauen mit Hinweis auf die Vorteile u.a. der Bandlimitierung. Das ist wohl irgendwie effektiver (als was?), wobei ich noch nicht so recht sehe, was
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FSM - zu komplexes Ergebnis in Synthese
Was fehlt ist, Beschreibung, Synthese und Analyse. Beschreibung des Problems, wie Du zu dieser Lösung kommst und was die Lösung für Eigenschaften hat. Konkrete Eigenschaften und kein Gefasel wie "unschön" oder "auffallend". Dann kannst
böse. Heisst es jedenfalls. Wer vom Automatenmodell herkommt, kann den Code aber gleich daraus synthetisieren lassen, daher ist das da eigentlich egal. Wenn man aber sowas von Hand strickt und den Automaten als Programmablauf sieht (d.h. der Takt schaltet zB. eine Zeile im Ablauf weiter), dann stört
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VHDL - Lookuptable indizieren
lässt? Wie gesagt: dein Design läuft (wenn man auch eine Sinustabelle in einer Zeile einfach vom Synthesizer berechnen lassen könnte, siehe [*]). Das, was du hier als Anhang sehen kannst, sind /genau/ deine beiden Dateien. Ich vermute sehr, du simulierst nicht die Testbench, sondern die DDS. Wie erzeugst
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48Bit BCD Code in Binärcode wandeln
tmp <= resize(tmp*8 + tmp*2 + unsigned(BCD(idx*4-1 downto idx*4-4)),tmp'length); [/vhdl] Der Synthesizer erkennt, dass tmp*8 und tmp*2 keine wirklichen Multiplikationen sind, und kann diese Operationen durch ein simples Umverdrahten erledigen. Kurz: es ist kein Multiplizierer nötig, das Design kann
resize(tmp*8 + tmp*2 + unsigned(BCD(idx*4-1 downto > idx*4-4)),tmp'length); > [/vhdl] > Der Synthesizer erkennt, dass tmp*8 und tmp*2 keine wirklichen > Multiplikationen sind, und kann diese Operationen durch ein simples > Umverdrahten erledigen. Kurz: es ist kein Multiplizierer nötig, das >
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Vivado-Post-Synthesis Simulation liefert falsche Werte
Logik-Simulation funktioniert (tut sie ja) 2. Du alle IOs und Clocks richtig constraint hast 3. Das Synthese-Tool keine Fehler auswirft Ich vermute jetzt Dein Problem eher bei 2.
Empa schrieb im Beitrag #3479119: > Leider machen die Post-Synthesis und Post-Implemantation Simulation > nicht mit (daher beim aufspielen auf den FPGA passiert auch nichts außer > dem standard Leuchten). Ja, ist klar. In ein synthetisierbares VHDL-Modul gehört
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Sensitivitätsliste in VHDL Code
x in die Liste, denn bei einer Änderung von x soll sofort der Ausgang neu berechnet werden. Der Synthese ist die Liste egal, die spuckt in der Regel nur eine Warnung aus, wenn sie nicht vollständig ist. [vhdl] OR : process(x) begin case x is when "00" => c := "0"; when "01" | "10" |
das "und" wird sich dein VHDL Kompiler freuen und selbstverständlich freundlicherweise ein OR synthetisieren ;) Aber es soll noch uralte Kompiler geben, die einfach eine Fehlermeldung ausgeben.
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Aufzählungstypen in VHDL - Ampelsteueung
unvollständig. Ist sie aber von der Syntaxform her > richtig? ????? Das verrät dir dein Compiler (Synthesetool, Simulator, ...) deiner Wahl.
werden" ist spätestens nach dem ersten Synthesedurchlauf hinfällig. Ab dann arbeitet der Synthesizer intern eh' nur noch mit Logiktabellen...
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Taschenrechner in VHDL
Das Standard-Lehrwerk für VHDL-Synthese ist: VHDL-Synthese: Entwurf digitaler Schaltungen und Systeme von Jürgen Reichardt und Bernd Schwarz.
Gattern aussehen soll. Und noch ein Tipp: der RTL-Viewer* ist dein Freund! Da siehst du, was der Synthesizer aus deiner Beschreibung macht. Spiel damit rum, um ein Gefühl, oder vielmehr das Wissen, dafür zu bekommen, wie VHDL-Konstrukte in Hardware aussehen. Der Ablauf ist also folgendermaßen: Zuerst
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Frage zu LT Spice und Filter
Masse abstimmen, dafür könnte man Digitalpotentiometer nehmen. Ansonsten gibt es auch im Synthesiser-Bereich Spannungsgesteuerte Filter VCF Voltage-Controlled(-Notch)-Filter. gk
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Drucken von PC auf PC
ganze jetzt mal versucht.... mit "copy /b com1: c:/testdatei.txt". bringt er mir leider nur Synthaxfehler... Hab mir dann ein Terminalprogramm gesucht und es da probiert. Ich habe es mit der auswahl des Epson Druckers und Oki druckers gemacht und die Ergebnisse in die angehängten Textdateien kopiert