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USB oder FW Interface chip mit AES/SPDIF in,out
bringen muß. Das braucht Flip Flops. Geschrieben ist das CPLD >> in VHDL. > > Ich bevorzuge da einen XC3S50AN, Der hat deutlich mehr Flipflops bei > vertretbaren Preis und Verilog ;-) > Der XC9572XL ist vollkommen ausreichend um einen FIFO zu bedienen. Den Spartan würde ich nehmen, wenn ich einen eigenen
auf dem Foto von oben nach unten und links nach rechts: CY7C68013A CDCE913 I2C EEPROM CS8422 XC9572XL Früher(tm) konnte man die auch mal auf den Chips lesen. Vielleicht war die Farbe nicht umweltverträglich.
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GAL oder CPLD für neues Projekt, und welche Software?
Zeitgemäß, oder sollte ich besser nen CPLD einsetzen? Den billigsten den ich gefunden habe ist ein XC 9572XL PC44 der aber schon bei 3,40 liegt. Der Chip sollte wohlgemerkt steckbar sein, also fällt SMD flach. Das wäre mir die Mehrkosten nicht wert (Platinchen wird ein paar mal gefertigt). Wäre froh
eine Schaltung ein paar logische > Verknüpfungen Nur verknüpfungen oder auch Speicherelemente? > XC 9572XL PC44 der aber schon bei 3,40 liegt. XC 9536XL VQ44 High-Performance CPLDs 1,85 € Gibt es woanders aber bestimmt auch als PC44 > Der Chip sollte > wohlgemerkt steckbar sein, also fällt SMD
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Gleichung für GAL
Der Vorteil hier ist man kan auch den XC9572 auch da drauf machen. Das reicht für son Stepper immer. Den Verkäufer habe ich mir auch schon vor langer Zeit angesen. Achtung: Das ist ja nur das nackte Board, ohne CHIP ! Der hat auch
0 tolerant Pinne je 20 mA drive Power. Las dir auch den Pinng-Plan geben. Berichte mal XC9572XL Das (XL) ist dan fur 3V Kernn ???? Und Extern kan man 5V dran machen ??? Der hat also VCc Kern und VCC I/O Das ist ne soliden Sache für den Anfang. Kanst du die "Mechanilk" machen
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TTL 5x5 Schaltmatrix 10 MHz gesucht
Produkttermen in den Macrozellen erschlagen. Macht Summa-Summarum 56 Macrozellen, passt also in 9572(XL) oder 3064(XL). Wozu brauchst du den 9. Ausgang? MFG Falk
aber nicht unbedingt nötig. Bei meiner Abschätzung, der in Frage kommenden CPLD, kam ich auf den XC9572. Ich habe mir den mal näher angesehen. Laut Datenblatt gibt es den XC9572 im 44-Pin PLCC mit 34, 84-Pin PLCC mit 69, 100-Pin TQFP mit 72 100-Pin PQFP mit 72 Ausgängen. Und 5V Versorgung
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Probleme mit Xilinx Programmer
Hallo, hab ein Problem mit der Programmierung meines CPLD XC9572 über das Download Kabel III. Das Download Kabel entspricht dem Schaltplan von Xilinx und funktioniert normalerweise auch. Jedenfalls kann ich meistens die Device ID des CPLD auslesen, manchmal
Hi Leute kleiner Erfahrungsbericht: habe gerade versucht XC9572 und Kabel III zusammen ans laufen zu bekommen. Auf dem einen Rechner A klappte es, auf Rechner B nicht! Habe zu erst versucht bei Rechner B über den LPT1 zu Drucken, das hat geklappt, also konnte
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xc9500, ps2
hallo, ich versuche mit einem xilinx xc9536 einen kleinen controller zu entwerfen welcher die seriellen daten einer ps2 tastatur intern in parallele daten wandelt und nach erhalt eines kompletten frames einen interrupt "am zielsystem" auslöst
gegeben... und siehe da... er hat genau(meistens) das gemacht was er machen soll ich verwende den xc9572-15 also die langsame 15ns version... aber diese sollte doch dazu in der lage sein mit meinem 4mhz-takt zu funktionieren, oder? gruß marcel
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hardware-pwm mit variabler auflösung in xilinx cpld
Anbei der VHDL-Code für einen PWM-Generator, den ich in einem XC9572 untergebracht habe. Der Code beruht zum größten Teil auf der Atmel AppNote 2324.pdf http://www.atmel.com/dyn/resources/prod_documents/DOC2324.PDF Hintergrund: Als hartgesottener 8051-Fan will
Code habe ich mit der ISE, Version 8 Servicepack 3, compiliert. Das JED-File passt geradeso in einen XC9536, in einem XC9572 könnte man vermutlich 2 PWM-Module unterbringen. Wie bereits erwähnt wird der CPLD von einem 8051, in diesem speziellen Fall von einem DS89C450, angesteuert. Der Baustein ist mit
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Buch von Rainer Jost - gutes Einsteigerbuch?
Hand" genommen hätte. Aber was taugt es inhaltlich? Das Buch bezieht sich im Wesentlichen auf den XC9572, was wohl für den Einstieg ganz ok ist, oder? Welche Bücher sind ansonsten zu empfehlen - evtl. auch als Ergänzung - und wovon sollte man lieber die Finger lassen, z.B. weil veraltet oder voller
Experimentierboard für die Arbeit mit Programmierbarer Logik Dieses Experimentierboard verfügt über einen CPLD XC9572 mit 72 Makrozellen eine JTAG-Schnittstelle zur Programmierung des Chips vom PC aus 2 Generatoren, einer davon, der Low Frequency-Generator, gestattet eine einstellbare Frequenz 8 Schalter mit
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CPLD unbenutzte Pins an GND
Hallo, ich nutze einen XC9572XL VQ44. Laut Xilinx soll man unbenutzte Pins auf GND legen. Gilt das auch für unbenutzte GCK-Pins - speziell Pin 1 des besagten CPLD's?
@ Klaus (Gast) >ich nutze einen XC9572XL VQ44. Laut Xilinx soll man unbenutzte Pins auf >GND legen. Wäre mir neu. Man KANN es machen, wenn man sehr viele IOs hat die gleichzeitg schalten und Ground Bounce verursachen. Man MUSS es
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Impuls kürzer als Takt erzeugen
Ich benutze einen XC9572-15 und habe nicht ein Pin mehr übrig :-( Mal gucken ob die Lösung ein Ansatz ist.. aber leider erst heute abend. Danke Euch !!
@ Ralph H. (guru) >Ich benutze einen XC9572-15 und habe nicht ein Pin mehr übrig :-( >Mal gucken ob die Lösung ein Ansatz ist.. aber leider erst heute abend. Ich wette mal, dass dein Problem locker ohne einen solchen unsinnigen Puls auskommt
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8086 Beschaltung Speicherlogik (BHA A0 MR MW)
Hier kommen ja richtige gute Ansätze. Auf der CPU-Seite sieht es bisher wie folgt aus: ein XC9572 generiert die Clocksignale (8284) und stellt den Buscontroller (8288). An dem sind noch genug I/Os frei. Alles was hier generiert wird, geht auf einen Leiterplattenverbinder. Momentan ist der Datenbus
ebenfalls sehr schlecht aussieht und der Innenaufbau sehr überschaubar ist, habe ich mich für den XC95xx entschieden, da dieser noch 5V tauglich ist. Kosten bei Angelika 5,55 (9572 in PC44) FPGA ist für mich noch kein Thema. Damit habe ich mich noch nicht auseinandergesetzt. (Bis auf das Projekt,
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Xilinx ngdbuild meldet logical net has no load, wo finden?
Hallo, ich bin grad an einem projekt mit nem Xilinx XC9572. Ich arbeite mit den Schmematics, leider nicht mit VHDL. Mein Schaltplan ist jetzt ca 10 DIN A0 Seiten groß, jetzt meldet ngdbulid das mein logical net 'N767' no load hat. Das bedeutet ja das irgendwo
sind schon drauf. Das mit den optimierungen abschalten klappt nicht. Dann passt es nicht mehr in den XC9572 rein, der optimiert mir schon ne menge weg denke ich. Ich werd wohl damit leben müssen. mfg Stefan
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AD-Bus auf SPI Umbauen
SPI auch blockweise arbeiten kann, könnte aber andererseits den Aufwand im CPLD verringern (ist ein XC9572, da passt nicht wahnsinnig viel rein). Stefan
> ist ein XC9572, da passt nicht wahnsinnig viel rein Das kommt darauf an, was man daraus macht ;-) > Ja, jetzt kommen wir denke ich zum Knackpunkt; wie macht man das? Für SPI-EA im CPLD sieh da mal nach: http
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Eagle LBR für Xilinx 9572 PLC44 gesucht
Ich besitze die EAGLE 4.16 Not Profit Licence und benötige dafür die Libary für den CPLD Xilinx XC 9572 imm PLC44 Gehäuse. Alles was ich finde ist entweder nur für höhere Versionen oder nicht im passenden Gehäuse. Schön wäre, wenn mir das jemand zur Verfügung stellen kann. Ich möchte den XC9572 im
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3.3V Regler & defektes CPLD?
Regler) mit 10µF am Eingang (5V) und 10µF + 100nF am Ausgang (< 10mm Strecke). Er muss lediglich ein XC9572XL (TQFP 100pin) mit 5x 100nF Abblock-Cs versorgen. Sieben PCB funtionieren, aber an zwei PCBs kommt der 3.3V Ausgang nur auf 1.1-1.2V. Alle Abblock-C + die 10µF+100nF am Reglerausgang habe ich schon
eingestellt. MM und LabNT zeigen ~50mA an, CPLD ist kälter als mein Daumen! Lt. Datenblatt sollte ein XC9572XL um 20mA ziehen (ohne Last). Bei meinem hängen als Last 5V I/Os dran (2x 4MBit Flash, ein RTC und drei 74HCT245). Der 5V Zweig steht aber nicht unter Spannung für obige Messung!
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SAB0600 in VHDL (war: Warum ist hier weniger los als)
Lothar Miller schrieb im Beitrag #2886390: > Das Ding passt recht locker in einen 9572XL CPLD rein und braucht dabei > 50 der 72 Flipflops. Habs gerade ausprobiert, kein Problem, läuft einwandfrei auf dem CPLD-Evalboard von embedded projects mit einem 9572. Erst recht auf dem Pollin-CPLD-Board
niedrigeren Frequenz > ankäme, sähe das noch besser aus. Bei mir sind es 60 von 72 Registern des 9572 bei 50Mc. Erst bei 1Mc sind es 50.
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Xilinx XC9500 Macrocell Power Mode setzen
zusammen! Kann mir jemand mal spontan sagen, wie ich den "power mode" für Makrozellen innerhalb eines XC9572 im ISE individuell konfigurieren kann? Habe bislang nur den globalen Schalter in den Fitter Einstellungen gefunden. Der bringt mich aber nicht weiter, weil mein Design nicht mehr funktioniert
>Kann mir jemand mal spontan sagen, wie ich den "power mode" >für Makrozellen innerhalb eines XC9572 im ISE individuell >konfigurieren kann? Über Constraints im [[UCF-Dateien]]. Syntax lässt sich fix in der Hilfe finden bzw. im Constraints Guide. MFG Falk
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maximale Xilinx CPLD clock Frequenz
ich mich in VHDL ein. Ich nutze dafür den Xilinx ISE Project Navigator 13.4 und programmiere einen XC9572XL CPLD. Der CPLD zählt Encoder und gibt den 24 Bit breiten Zählerstand nach Aufforderung Byte-weise aus. Dieser wird von einem AVR weiterverarbeitet und auf einer Siebensegmentanzeige ausgegeben.
mich in VHDL ein. Ich nutze dafür den Xilinx ISE Project > Navigator 13.4 und programmiere einen XC9572XL CPLD. Der CPLD zählt > Encoder und gibt den 24 Bit breiten Zählerstand nach Aufforderung > Byte-weise aus Lass doch mal deine VHDL-Beschreibung sehen.
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Logic Analyzer bauen
könnt ihr mir ja etwas weiterhelfen :-) 1. Samplerate. Mehr als 50 MHz dürften mit dem vorgesehenen XC9572 kaum drin liegen. Reicht das? Wie weit reicht das? Und ist das überhaupt realistisch? 2. Analogteil. Soweit ich es sehe, werden die zu analysierenden Signale 5 V oder 3.3 V haben. Dürfte ja eigentlich beides vom XC9572 verstanden werden. Aber welche besonderen Probleme könnten die bis zu 50 MHz schnellen Signale mit sich bringen? 3. Triggerung. Was braucht man hier in der Praxis? 4. Speichertiefe...? Jaja
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Frequenzzähler mit ICM7226
Leider gibt es das Frequenzzähler IC ICM7226 nicht mehr. Würde das in ein XC9572 passen? Wie schreibe ich das in VHDL?
Global Bläher schrieb im Beitrag #2187463: > Würde das in ein XC9572 passen? Nein. Zuwenige Maktozellen/Flipflops. Allein schon der Zwischenspeicher für die Anzeige braucht 8x4 Register, dazu diverse Vorteiler und etliche Ausgänge... > Wie schreibe ich das in
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Xilinx CPLD - Byte-IO PIN Assignment im selben Funktionsblock ja/nein?
Hallo zusammen, in meiner XC9572 Xilinx CPLD-Anwendung gibt es 8 bzw. 16 Bit breite "Worte" zu verarbeiten (Input / Output). Wie sollte ich am Besten die Pins zu den einzelnen Wort-Bits zuordnen? Für ein n-bit Wort "w" sei "
cpld_function_block_pin(i) der Pin für die ite Makrozelle in einem Funktionsblock ist (sagen wir Block 1). Für meinen XC9572 PC84 wäre z.B. für Block 1: cpld_function_block_pin(1) = 4, cpld_function_block_pin(2) = 1, usw. Macht es nun Sinn, für die Wortbit-Pin-Zuordnung sicherzustellen, dass sie "im gleichen Funktionsblock
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Rechteck-Oszillator für CPLD
CPLD zu takten? Welche Rechteck-Oszillatoren sind am besten geeignet? P.S: Kann man einen CPLD (XC9572) mit 3 Taktgebern gleichzeitig verbinden (GCK1, GCK2, GCK3) und im VHDL-Code festlegen, welcher dieser 3 Taktgeber die Schaltung versorgt? Welche zusätzliche Aufgabe haben die Pins GSR,GTS1 und
Rechteck-Oszillatoren sind am besten >geeignet? Jeder der 5/3.3V TTL/CMOS ausspuckt. >P.S: Kann man einen CPLD (XC9572) mit 3 Taktgebern gleichzeitig >verbinden (GCK1, GCK2, GCK3) und im VHDL-Code festlegen, welcher dieser >3 Taktgeber die Schaltung versorgt? Ja. >Welche zusätzliche Aufgabe haben die Pins
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brauche hilfe bei VGA LCD interface controller projekt
CPLD regelt. Welche Hardware würde man am Besten für das Projekt verwenden? Ginge das z.B. mit einem XC9572XL 10ns von Xilinx den gibts bei Reichelt schon für ca. 3€ ? Als RAM wäre meiner meinung nach n V- oder W-RAM sinnvoll, aber wo bekommt man die Dinger? Aber viel wichtiger noch, wo gibts n gut verständliches
144Poliges!). Also Tja, wenn du es schaffst, die Logik in einen CPLD zu pressen . . . >mit einem XC9572XL 10ns von Xilinx den gibts bei Reichelt schon für ca. >3€ ? Nicht wirklich ;-) > Als RAM wäre meiner meinung nach n V- oder W-RAM sinnvoll, aber wo >bekommt man die Dinger? Aber viel wichtiger
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Quercheck: Gameboy Konsole
P.S. Wollte ursprünglich auf einer CPLD aufbauen, kann aber wegen Packages und so nur den Xilinx XC9572XL verarbeiten und der hat nur 72 Macrozellen, da geht nicht viel vom Platz her. Würde es wahrscheinlich nicht mal schaffen, ein komplexeres VGA Signal zu generieren.
P.S. Wollte ursprünglich auf einer CPLD aufbauen, kann aber wegen > Packages und so nur den Xilinx XC9572XL verarbeiten und der hat nur 72 > Macrozellen, da geht nicht viel vom Platz her. Würde es wahrscheinlich > nicht mal schaffen, ein komplexeres VGA Signal zu generieren. Das wäre aber der funktionierende
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Erzeugung eines Interrupts bei Änderung im Datenbus mittels CPLD
und möchte folgendes realisieren: Es soll ein 16 Bit Datenbus überwacht werden. (16 Eingänge am XC9572) Wenn sich ein beliebiges Bit dieses Datenbusses ändert, dann soll ein Ausgang am CPLD auf HIGH gesetzt werden. Ich nenne dieses Ausgang INTERRUPT. Dieser Ausgang soll so lange HIGH bleiben, bis
@Andreas N. (poolspieler) >Es soll ein 16 Bit Datenbus überwacht werden. (16 Eingänge am XC9572) >Wenn sich ein beliebiges Bit dieses Datenbusses ändert, dann soll ein >Ausgang am CPLD auf HIGH gesetzt werden. Ich nenne dieses Ausgang >INTERRUPT. >Dieser Ausgang soll so lange HIGH bleiben
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Eigenbau DSO Dimensionierung Digitalteil
werden, für Ein-Kanal-Betrieb möchte ich alle 4 ADC zusammenschalten. Ich würde gerne Xilinx CPLD XC9572XL verwenden um die ADCs zu takten und jeweils ein CPLD verwenden um die Daten auf jeweils 2 SRAM aufzuteilen, so bräuchte ich nur SRAMs bis ca. 40 MHz. Kann ich nun mit einem 80MHz Takt an meinem
Der XC9572 sollte für sowas grad noch schnell genug sein. Trotzdem rate ich dir eher zu einem Coolrunner, da du vermutlich nicht wirklich die 5 Volt Kompatibilität der 95er brauchst. Ansonsten sind die Herstellerangaben
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FPGA Board zum Anfangen
Für die allerersten Sachen kannst Du Dir auch bei Reichelt einen XC9572 im PLCC-Gehäuse (44 oder 84 Pins) holen. Den kannst Du auch noch sockeln und auf eine Lochrasterkarte packen. Das ist die Minimallösung zum buchstäblichen Begreifen für den Do-it-Yourselfer. Der
. schrieb im Beitrag #2949154: > Für die allerersten Sachen kannst Du Dir auch bei Reichelt einen XC9572 > > im PLCC-Gehäuse (44 oder 84 Pins) holen. Ja, zum basteln ist der extrem handlich. Nur ist das leider ein CPLD, kein FPGA. Ob das für Mike Mikes Lernziele wichtig ist, kann ich Dir
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Einstieg in CPLDs?
hab mir auch selbst ein Board geroutet. Darauf befindet sich der CPLD (PLCC44 Gehäuse - passend für XC9536 und XC9572) das JTAG Interface, ein 3,3V Spannungsregler und die I/Os des CPLD sind natürlich auf Stiftleisten rausgeführt. Die JTAG Pins sind auch nochmal extra auf eine Stiftleiste geführt... Damit
Ich will jetzt auch mal den Einstieg in die CPLD Programmierung wagen. Als CPLD hab ich mir einen XC9572XL von Xilinx bestellt. Jetzt habe ich noch ein paar Fragen zu dem Downloadkabel(Dongle). In dem Post von peter dannegger ist aber eine andere Pinbelegung angegeben als in dem Link von Suschman
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CPLD-Signal-Verstärker
einer Schaltung habe ich einen mir nicht logisch erscheinenden Aufbau entdeckt: Ich habe einen CPLD XC9572XL, deren Ausgänge mit einem 74HCT540 verbunden sind und damit negiert ein paar LEDs schalten. Also die Kathodenseite der LEDs sind jeweils mit einem Ausgang des 74HCT540 verbunden. Warum macht man
> Ich habe einen CPLD XC9572XL, deren Ausgänge mit einem > 74HCT540 verbunden sind und damit negiert ein paar LEDs schalten. Diese HCT540 können gegen GND mehr Strom schalten, weil die dafür nötigen N-Kanal Fets niedrigere
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ist Zähler syncron im Chip
hallo, ist ein interner 8bit Zähler bei 4 Xilinx XC9572XL CPLD (gesteuert vom gleichem Takt Pin) immer syncron, oder können Abweichungen entstehen? z.B. Zähler 1: 11001101 Zähler 2: 11001101 usw. Der Hintergrund ist folgender. Jede CPLD steuert
@Siegfried Saueressig >ist ein interner 8bit Zähler bei 4 Xilinx XC9572XL CPLD (gesteuert vom >gleichem Takt Pin) immer syncron, oder können Abweichungen entstehen? >z.B. >Zähler 1: >11001101 >Zähler 2: >11001101 Um das zu erreichen musst du sie alle synchron
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XC9536XL in Webpack 14.7 nicht vorhanden
Seltsam, in der Version 14.5 sind sowohl XC9536 als auch XC9536XL enthalten.
Hallo, ich hatte das gleiche Problem wie der TO, wollte mit xc9572 ein wenig spielen und habe mir die SW runtergeladen. Durch veraltete Links und ungünstige Benutzerführung auf der xilinx Site habe ich dann das Vicado Webpack erwischt. Und da sind die CPLDs nicht
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motoren mit CPLD oder SPI oder CD4514 oder noch anders?
anderen Zustand bringe. Kann ich mal einen grossen Teil abdecken, indem ich ein CPLD (z.B. das XC9572) verwende? Die sollten doch Flipflops haben, um die Zustände zu speichern, und auch die notwendigen 32 Ausgänge und die sechs Eingänge zur Verfügung stellen können. Ich müsste doch dann "NUR"
dürfen die auf 0V gehen? >Kann ich mal einen grossen Teil abdecken, indem ich ein CPLD >(z.B. das XC9572) verwende? Die sollten doch Flipflops haben, >um die Zustände zu speichern, und auch die notwendigen 32 >Ausgänge und die sechs Eingänge zur Verfügung stellen können. >Ich müsste doch dann "NUR
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Xilinx FPGA
werden von der aktuellen Software gar nicht mehr unterschtützt... Hab mir auch schon ein paar CPLDs (XC9572) gekauft, funktionieren prima... Ich will sowieso kein fertiges Board für die FPGAs kaufen sonder mir selber eines löten, hab heißluft Lötgerät etc. bei mir zu Hause... Bei den CPLDs stößt man
Stück was ich für ok finde wenn man denkt was andere schnelle Logikbausteine kosten... Naja so ein XC2S150-5PQ208C kostet dann schon so 50 also net mehr wirklich ein Sonderangebot und bei Ebay gibts auch keine neuen Xilinx FPGAs. Habe mir nur 10 XC9536-5 um 20 $ aus den USA bestellt... Aber sehe gerade
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5 Stück XC5202.was tun?
(XC95..XL-PLDs sind immer noch die aktuellen PLDs (nicht FPGAs) von Xilinx.)
Ja, einen XC9572 habe ich auch, das ist aber halt ein CPLD. @Thomas: gehe mal davon aus das ich wirklich Nichts kaufen muß, hier liegt mehr als genug Kram jeder Sorte. Das ist auch der Grund, warum ich versuche
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XC9536 XL Quarz
Hallo, bitte haltet mich nicht für bescheuert, aber ich kann aus dem Datenblatt des XC9500 (ds063.pdf) nicht sicher die maximale Quarzfrequenz rauslesen. Im Datenblatt Seite 1 steht für den XC9536 geschrieben: fsystem 100 MHz. Kann ich nun an einem XC9536 einen 100 MHz Quarz anschließen
Hi ! Ich verwende einen Quarzoszillator 50MHz / 5V. Die Eingänge sind 5V tolerant beim XC9572XL... Produkt bei Reichelt OSZI 50MHz, Gehäuse 14 DIL Damit müßtes Du keine Probleme kriegen! Gruss macke_a
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82S129 mit XC9536 "nachbauen"
habe mich noch nicht mit der Xilinx Software beschäftigt, Sinn und Zweck soll später sein, dass der XC9536 aufs dem Cartridge fest verdrahtet wird wie der 82S129, ich denke man kann dann auch in der Software sagen, wo die Ein/-Ausgänge liegen ? Ich korrigiere, wird dann vielleicht doch ein XC9536XL
leider fehl, da > dieser für diesen Zweck nicht genug Kapazität hat, daher der Wechsel auf > den XC9536XL. der *XL ist kein richtiger 5V-Typ. ich bezweifle das du damit allein (ohne Pegelwandlung) passende C64-Elektronik nachbauen kannst. XC95* ohne XL wäre IMHO die bessere Wahl.
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Delta Sigma Demodulator (3 Kanäle) besser auf CPLD oder FPGA
ich nicht wirklich weiss, wieviel Speicher/Flash nötig sein werden. Bevorzugt würde ich einen alten XC9572 nehmen, wenn man das in den CPLD gegossen bekommt, da ich dafür kein externes Flash brauche. Hat jemand Erfahrungswerte für einen derartigen Demodulator, worauf der am besten aufgehoben ist?
nicht wirklich weiss, wieviel Speicher/Flash > nötig sein werden. Bevorzugt würde ich einen alten XC9572 nehmen, wenn > man das in den CPLD gegossen bekommt, da ich dafür kein externes Flash > brauche. Die XC95 sind grausam klein bezüglich der Speicherelemente, bei dem genannten haste gearde mal
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Durch 10 teilen
Operation und eine Division durch 10. (4 Bit nach 7-Segment habe ich schon) Wie geht man das an auf einem XC9572 CPLD?
Frage ist jetzt, welche Lösung ist effizienter, und verbraucht weniger Logikzellen auf meinem CPLD XC9572 ???
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lcd dezimal zähler & fpga
www.reichelt.de Suchbegriff: FPGA => 12 Treffer Z. B. Xilinx XC2S oder XC3s in TQFP144, dazu eine Adapterplatine*, Chip drauf, das ganze dann auf Lochraster und die Sache rennt. Wobei: > - 2 x flipflop > - 2 x 12bit zähler > - 3 x 8bit schieberegister
Sorry, der XC9536 ist zu klein, eher der XC9572.
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CPLD's -> Anfänger
Proto-Board-EPM240T100C5N_W0QQitemZ140221940497QQihZ004QQcategoryZ4663QQssPageNameZWDVWQQrdZ1QQcmdZViewItem http://cgi.ebay.de/Xilinx-JTAG-CPLD-XC9500-Development-Kit-XC9536-XC9572_W0QQitemZ110241611452QQihZ001QQcategoryZ4661QQssPageNameZWDVWQQrdZ1QQcmdZViewItem http://cgi.ebay.de/New-Altera-CPLD-Development-Study-tool-ByteBlaster_W0QQitemZ110237804042QQihZ001QQcategoryZ4661QQrdZ1QQssPageNameZWD1VQQ_trksidZp1638
Simulator herruntergeladen: ise modelsim Ich möchte mir jedoch noch ein Testboard für einen XC9536 selbst bauen (Diesen auf http://www.ulrichradig.de/) Bei den AVR's hatte ich zuerst auch nur den Simulator, fand jedoch schnell herraus, dass sich ein Testboard lohnt! Ich habe jedoch eine
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SRAM SPI Tristate Problem
könnte ich es besser machen? Leider weiss ich nicht mehr weiter. Ich verwende ein GPLD von Xilinx XC9572. Wäre sehr froh, wenn Ihr mir helfen könntet. Gruss Alex
ein Schieberegister ist einfacher und im Extremfall schneller. >Ich verwende ein GPLD von Xilinx XC9572. [[CPLD]] >elsif rising_edge(spi_clk)and HS_AVR = '0' and sig_HS_CPLD = '1' then Solche Sachen sollte der Compiler nicht durchgehen lassen. rising_edge() muss immer allein in einer IF Abfrage
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[V] Eval Board Coolrunner & XC95 Xilinx XC2XL
Hallo, verkaufe ungenutzes Testboard Digilent Xilinx XC2XL mit Xilinx Xc2C256 und XC9572XL Datenblätter unter: https://reference.digilentinc.com/xc2xl/xc2xl VB 25€ + 5€ Verpackung/Versand in D (am besten PayPal) mfg Roger
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Sporadischer Lesefehler
Schreiber | | | +-----------+ Also benutze ich einen XC9572XL, der als Vermittler für den RAM-Baustein dienen soll. (Natürlich macht der 9572 noch viel mehr.) +---------+ +---------+ +-----------+ | | | | | | | RAM +-------+ PROXY +-------+ Leser | | | | (9572) | | | +---------+ +----+----+ +-----------+ | | +-----------+ | |
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eigenes Z80 Mainboard - geht das so?
Hast Du schon mal darüber nachgedacht, Dein Gattergrab durch zB XC9536 oder XC9572 CPLDs zu reduzieren? Die gibts auch im 44 und 84 Pin PLCC, und mit den passenden Sockeln sind die auch lochrastergeeignet. Früher hat man PALs und GALs genommen, aber die gibts ja nicht
Hallo, > Hast Du schon mal darüber nachgedacht, Dein Gattergrab durch zB > XC9536 oder XC9572 CPLDs zu reduzieren? das Gattergrab ist Absicht, noch eine Baustelle mehr wollte ich nicht haben. > 16kB Banks sind einfach implementiert: 4x4 dual-port RAM 74HC670. Ich hätte
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Suche Infos über CPLD's (XC9536XL)
successfully. PROGRESS_END - End Operation. Kennt jemand das Problem und kann mir sagen ob ich mit neuen XC9536XL erfolg haben könnte?
Also die XC9572XL lassen sich mit so nem billig Parport Programmer beschreiben. Die '36er sind nur die kleinere Version davon, also geh ich zu 99,999% davon aus, dass die sich auch so beschreiben lassen. Check
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FPGA oder CPLD expansion Board für NGW100
auch im FPGA ein Flipflop und damit fast eine Logikzelle. Aber du hast ja mehr. Und wenn man einen XC3s50AN oder eined XC3s200A mit SPI Flash verwenden kann, dann spricht fast nichts mehr fuer ein CPLD
Site beschrieben. Fuer alle aderen Bausteine brauchst Du externen Konfigurationsspeicher, fuer die XC3S und XC3SE Serie auch neben VCC0 auch noch ein VCCAUX mir 2.5 Volt.
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VHDL Newbie -->Kontrolle VHDL COde
Ralph H. schrieb im Beitrag #1978515: > bereits 55% der Termressourcen des XC9536 belege. Ja, nimm ein 9572... ;-) Das 9536 ist das kleinste CPLD von Xilinx, da passt nicht viel rein. > Geht das besser? Überleg dir, ob du den Reset wirklich brauchst...
Ralph H. schrieb: > Was mir auffällt ist, das ich bereits 55% der Termressourcen des XC9536 > belege. Geht das besser?, denn ich muss noch einiges unterbringen.. Die XC95xx CPLD haben keine Latches sondern nur Flipflops, somit wird eine Latch-Beschreibung auf viele PTs umgesetzt.
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USB Speicher-Oszilloskop (Anfängerhilfe)
*adc: flash-adc, alles andere is sinnlos. *gal: is out, cpld is in. typ. zb xc9572xl q100, 72 i/o, 10ns, 100mhz max clock, bei reichelt 4,50eu - was willste mehr? *plat.: 4layer, naja, sollte mit 2 gehen, da alles schnelle smd auf einer seite is, andere ground plane. beim preis
*ingo genau den XC9572XL hatte ich auch im auge, bzw die 100pin version, wenn smd, dann ja auch schon egal, der hat genug io extra. den analog-in hab ich schon geplant, aber mit (s.o.) min 0,1v/div , das macht wesentlich