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CPLD's -> Anfänger
Proto-Board-EPM240T100C5N_W0QQitemZ140221940497QQihZ004QQcategoryZ4663QQssPageNameZWDVWQQrdZ1QQcmdZViewItem http://cgi.ebay.de/Xilinx-JTAG-CPLD-XC9500-Development-Kit-XC9536-XC9572_W0QQitemZ110241611452QQihZ001QQcategoryZ4661QQssPageNameZWDVWQQrdZ1QQcmdZViewItem http://cgi.ebay.de/New-Altera-CPLD-Development-Study-tool-ByteBlaster_W0QQitemZ110237804042QQihZ001QQcategoryZ4661QQrdZ1QQssPageNameZWD1VQQ_trksidZp1638
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Ein JTAG-Adapter für alle Spannungen
Hi, es gibt die Xilinx-Logikbausteine (Konkret: XC9572) in verschiedenen Varianten für verschiedene Spannungen (5V, 3.3V, 2.5V), aber bis jetzt habe ich bei den JTAG-Adaptern (zum selberbauen) noch keinen Hinweis darauf gesehen, für welche Typen die denn
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Volladdierer
Ich würde zu XCR3064 oder XC9572 raten. Die gibts nämlich noch im PLCC-Sockel, d.h. man kann sie bequem in eine Fassung auf ne Lochrasterplatte setzen. Die JTAG-Pins kann man alle kaskadieren und somit alle über einen gemeinsamen
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XILINX CPLD Programmer Problem
Hallo zusammen! Ich habe gerade mein XC9572-Programmer fertiggestellt. Den Schaltplan habe ich von loetstelle.de. Leider habe ich das selbe Problem: "iMPACT:923 - Can not find cable, check cable setup" Ich habe schon hier und da probiert
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Werkszustand von CPLDs?
miteinander kommunizieren. Die entsprechenden Pins des AVR sind dabei direkt mit den Pins des CPLDs (XC9572) verbunden. Der AVR ist bereits programmiert, der CPLD ist noch nicht eingebaut. Kann ich einen unprogrammierten CPLD in den Sockel einsetzen und dann die Betriebsspannung anlegen? Was passiert, wenn
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Anfängerfrage CPLD 64 x 64 Matrix
Probleme mit den endlichen Verdrahtungsresourcen bekommt. >Welchen CPLD würde man dafür nehmen. XC9572XL oder grösser. Gibts bei Reichelt für kleines Geld. MFG Falk
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Was ist von diesem FPGA Board zu halten?
Erweiterungen geht dir aber wohlmöglich der Spannungswandler (AMS117,1A) in die Knie. Ich hab selber ein XC9572XL-Board mit AMS117, bei zuviel Komponenten geht die Spannung runter!
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Programmierung von AVR und CPLD in der gleichen JTAG-Kette?
ich bin gerade dabei ein kleines Gerät zu bauen, in dem ein AVR (ATMega16) mit einem Xilinx CPLD (XC9572) zusammen arbeiten soll. Aus Platzgründen will ich nicht neben dem JTAG-Interface auch noch die ISP-Schnittstelle für den AVR einbauen. Nach der Durchsicht unzähliger Threads zum Thema JTAG in diesem
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ISE 7.1i ->Schematic ->Komisches UND-Verhalten + beim Counte
In meiner CPLD-Schaltung (auch mit XC9572XL) hatte ich das aelbe Problem. Habe dann die Schaltung soweit runtergebrochen, daß ein Eingang des PLD's direkt mit einem Ausgang verschaltet war. Ergebnis: Low am Eingang ergab High am Ausgang
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Spartan3 Betriebsspannung
eine Frage und würde mich über Antworten freuen. Seit längeren Programmiere ich die Xilinx XC9572 das haut auch schon ganz gut hin, seit ein paar Wochen habe ich mir ein Spartan Kit für 99Euro gekauft, aber nun möchte ich mir meine eigene Platine aufbauen mit einem Spartan3 XC3S400 und suche Spannungsregler
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Probleme mit ISE Webpack
aber bei bislang zwei Rechnern nicht. Was läuft da falsch??? Wo könnte ich ein Beispiel für den XC9572 (84Pins) runterladen, das auf jeden Fall funktioniert? Sind bei mir vielleicht irgendwelche Einstelleungen falsch? Gruß, jörn
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Xilinx CPLD XC9572 Versorgung + I/O Sonderbelegung
Hallo, hier 3 kleine Fragen zum Thema XC9572. 1.Müssen alle 3 VCC und alle 3 GND (Masse) beschalten werden oder reicht je 1 Pin aus? 2.Die Pins 5,6,7 und 39,40,42 haben neben der I/O Funktion auch noch andere Aufgaben. Wenn ich die nur
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Sind kleiner-bzw größer-Relationen synthetisierbar?
stark wirkt sich das dabei aus? Ich sollte vielleicht mal dabei sagen, dass das ganze in ein XC9572XL CPLD soll. In FPGAs kann man sicher komplexere und andere Dinge synthetisieren als in CPLDs?
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USB-AVR-CPLD Projekt Schaltplan
entwerfe. Das Ganze soll eine Art USB-Stick werden, der einen FT232RL, einen ATMEGA88 und einen XC9572XL CPLD enthalten wird. Es wäre nett, wenn ihr mal einen Blick auf den aktuellen Stand des Schaltplanes werfen könntet, damit etwaige Fehler ausgemerzt werden können. Für eure Hinweise wäre ich sehr
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Wie optimieren um weniger Produktterme zu bekommen?
Synthese etwas zu pushen. In meinem CPLD-Projekt für den 7-stelligen 200 MHz Frequenzzähler (1x XC9572 zu 99% voll) habe ich mit folgenden Parametern experimentiert: "Collapsing PTERM Limit" (z.B. 26) "Collapsing Input Limit" (z.B. 36) "Use Multilevel Logic Optimization" (ON) "Optimization Style
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Codecheck Erstlingswerk VHDL Newbie :)
Hallo, anbei stelle ich mal den fertigen VHDL Code für einen XC9572 zur Kontrolle. Es ist mein Erstlingswerk in Sachen CPLD & VHDL. Der Code stellt eine 1:1 Hardwarenachbildung eines Bildwiederholspeichers dar und funktioniert auch in der realen Schaltung, aber ich
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Was kann man nach Xlinix CPLD&Co abkündigung noch nehmen
kann man jetzt noch setzen. (nicht Bastler) benötige gelegentlich kleinere CPLDs im Größenordnung XC9572XL oder CoolRunner II.. Was wäre zu empfehlen auch in hinsicht auf halbwegs günstige doer besser kostenlose IDE? Altera MaxV ? Roger
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Wie kann ich gezielt Register im CPLD nutzen?
Beim Erstellen des VHDL-Codes mit vielen Latches (Steuerregister) für einen XC9572 ist mir aufgefallen, dass ich trotz der Tatsache dass insgesamt intern 64bit für Latches verwendet werden, die Registernutzung bei nur 5% liegt (3 von 72). Macht es nicht Sinn, diese Latches in die
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74HCT573 in PLD ?
die Bausteine von Lattice nicht so gut, Deine 3 Latches würden aber ohne Probleme in ein Xilinx XC9572 im PLCC-84-Gehäuse passen und noch genügend Platz für weitere Logik lassen, wenn sie nicht zu viele Pins in Anspruch nimmt.
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CPLD Xilinx XC9572XL - hat der (zuschaltbare)Pullups
Hallo, kurze Frage. Hat der CPLD Xilinx XC9572XL zuschaltbare Pullups für die Eingänge? Habe gelesen das diese nur für den Programmier und PowerUp Zeit aktiv werden? Danke für jede Hilfe! Roger
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[V] 19 St. Verkaufe Xilinx CPLD XC9572XL-10TQG100C
Hallo Verkaufe 19 St. Xilinx CPLD XC9572XL-10TQG100C Siehe Bild. (Digikey aktuell ca.3,8€/St.) Zusammen 25€ + 2€ Verpack/Versand Andere Stückelung anfragen. (Paypal) mfg Roger
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Newbie-Frage zu CPLD / FPGA
Konfigurationsspeicher) und die Eingaenge sind nicht 5 Volt tolerant. Aber wenn man mehr Logik braucht als ein XC9572XL, dann sollte man jetzt an einen XC3E denken.
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[V] "Dicker Brummer" Xilinx XC9572PCG84..15C im PLCC 84 Gehäuse (5€)
Hallo, ein Oldie XC9572PCG84..15C im PLCC 84 Gehäuse. Neu und unbenutzt! 5V Version , Keine XL Version! Mit 2 PLCC THT Sockel abzugeben. Siehe Bild. Alles 5€ + 2€ Versand (Versand DHL/Post und Paypal9 Bei Interesse
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Wie Takt in VHDL umschalten?
ich habe zwar ein Spartan 3 Starterkit, aber wollte die Hardware eigentlich in einem CPLD (XC9572XL) unterbringen. Das soll eine kleine Zeitschaltuhr mit Minuten und Sekunden werden. Ich dachte mir das ich diesmal keinen AVR verwende um etwas VHDL zu üben. Einbauen wollte ich: - 3x 7-Segmentanzeigen
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suche Lieferant für TQPF Trays
Ich habe welche. Acht Stück für QFP 10 x 10 x 1,4 mm. Da waren Xilinx XC9572XL-VQG44 verpackt. Ein Tray für 160 Stück. Gegen Porto und Aufwandserstattung (10 EUR zusammen). Ansonsten musst du dich an Bestückerfirmen wenden, die schenken dir das Zeug.
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Problem mit counter
Hallo, ich habe folgendes Problem. Ich möchte mit einem CPLD (XC9572) eine Frequenz (1MHz) mit einem 3 bit Zähler Teilen, um auf 125 kHz zu kommen. Die Frequenz muss natürlich symetrisch sein. Leider ist die An-Zeit etwas länger, so dass etwas mehr als 125 kHz rauskommen
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Korg SP-250 schaltet Register um
Ich vermute einen fehlerhaften IC5 - XC9572XL. Das Symptom ist wie folgt.....Nach dem Einschalten funktioniert alles normal, nach ca. 2-3 Minuten, nach dem Spielen der Note B, schaltet das Register um und dann wird beim Drücken der Tastatur
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Realisierung von Speicher in einem CPLD
denen gibt es genausowenig wie es > FLipflops gibt. Ich hab mir jetzt den Aufbau vom Xilinx-XC9572 noch mal angeschaut und ich glaube ich versehe jetzt was du meinst. Irgendwie sind mir diese CPLDs suspekt. Der Einsatz eines CPLD erscheint mir nur dann sinnvoll bzw. möglich wenn es eine Digitale
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Einstieg programmierbare Logik
Ok danke soweit, hat schon etwas geholfen, ich denke für einige Experimente ist der xc9572 vielleicht die richtige Wahl, den jtag Adapter nach dem xilinx pdf kann ich mir ja bauen. Es ist aber ein kleines Problem aufgetreten: Also ich habe jetzt einige Zeit google nach Datenblättern des
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[s] cpld breakout board mit altera cpld oder fpga mit speicher
experimentieren. Habe ich mal so gemacht: http://www.dasrotemopped.de/bilder/EB2_Extender.jpg Atmega325p + XC9572XL + Altera Cyclone FPGA Board. Kannst ja später abspecken wenn du willst. Der Einfachheit halber vielleicht CPLD und FPGA vom gleichen Hersteller wählen. Gruß, dasrotemopped.
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VHDL Vergleicher ?
Hallo! Ich habe mich etwas in VHDL eingearbeitet, weil auf meiner neusten Platine ein XC9572 vorhanden ist. Selbiger kümmert sich um die Adressdekodierung und das Adresslatching. An einem ATMega128 ist ein Graphikdisplay, ein SRAM und einige weitere Komponenten angeschlossen. Das Display liegt
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Zu wenig Makrozellen: Code Optimierung
Waveform-Generator werden. Soweit klappt alles ganz gut, aber jetzt sind mir die Makrozellen des XC9572XL ausgegangen. Wie optimiere ich den Code denn am besten auf eine geringe Nutzung der Zellen hin (siehe Anlage)? Als blutiger Anfaenger und Hobbyist wuerde mich auch interessieren, wie man den VHDL
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Frage zu VGA to PAL konverter
Hallo, ich hab da mal ne Frage, wäre es möglich einen VGA zu PAL konverter in einen CPLD wie z.B. XC9572 zu packen? Ich stell mir sowas in der art vor wie : das erste gefundene VGA frame wird zur initialisierung genutzt, sozusagen erkennen der VGA Auflösung etc. sagen wir mal max 1024x768. Danach
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PCB Design für Xilinx FPGA
CPLD-Projekte habe ich mit selbstgebastelten Boards angefangen. Es waren die Boards mit Xilinx CPLD's XC9572/XC95144XL und Spartan 2/3 FPGA's (XC2S100/XC3S400 im TQ144 Gehäuse). Alle Boards waren EINLAGIG und haben ohne Probleme funktioniert. Zwei davon habe ich immer noch. Es mag sein dass die Boards bei
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SPDIF Sound Delay per FPGA
Hallo, genau so ein Projekt habe ich gerade (erfolgreich) abgeschlossen: + Xilinx CPLD XC9572XL (bzw. 144), + 2 * 512 KByte SRAM, + 40 MHz Oszillator (optional für Coax Ein-/Ausgang 74AC06) Es werden gleichzeitig zwei SPDIF Signale mit 20 MHz abgetastet und in das RAM geschrieben, ausgelesen
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Software für Atmel-CPLDs
>> schonmal OHO GOP angeschaut? > Die meisten sind nicht 5V tolerant. Die haben aber einen XC9572XL, der ist 5V-tolerant und wäre auch mein Plan B, wenn Atmel nicht geht. Langsam überlege ich aber, ob ich nicht doch CUPL (= ABEL) eine Chance geben sollte ...
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Makrozellenverbrauch reduzieren
Die Segmente werden gemultiplext. Es funktioniert auch alles soweit und passt gerade so in mein XC9572XL-10-VQ44 (71/72 Macrocells used). Wäre nett, wenn mal jemand über den Code schauen könnte ob da noch Optimierungspotential besteht. Habe ich da unbeabsichtigt irgendwo unnötige Latches einfegügt?
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ISE Warnungen Fehlermeldungen
fehlerfreie Compilation bestätigt (no Errors, no Warnings). Bei meinen Versuchen habe ich einen XC9572 zugrunde gelegt, allerdings noch keine Daten in den Baustein übertragen. Im allgemeinen funktioniert die Simulation sowohl im ISE-Simulator als auch unter Modelsim, aber nicht immer (liegt's an ISE
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CPLD: Funktionsblöcke und Pins
verstehe ich. Aber sind die 10nF wirklich nötig (bei weniger als 5 MHz Takt)? Ich habe hier ein XC9572XL-VQ44 Dev-Board vor mir liegen, das hat nur einen Kondensator pro Vcc/Vccio.
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Einstieg in CPLD &FPGA
Lattice IspLSI 1016 - PLCC44 - 64 Cells - 2000 Gates - 32 I/Os - 15ns - Xilinx XC95xx - Xilinx XC9572XL - PLCC44 - 72 Cells - 1600 Gates - 38 Is/34 Os - 10ns Altera bietet Reichelt nicht an, deshalb kann ich da keinen vergleichbaren CPLD listen. Wo kann ich dann nach Evaluationsboards gucken? Reichelt
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XC9572XL als GLCD-Treiber mit Stabilitätsschwäche. Code-Problem? EMV? Defekt?
Hallo, ich versuche gerade, ein XC9572XL-VQ64 als Treiber für ein dummes 320x240er LCD einzusetzen. Das CPLD ist dabei wie ein SRAM mit integriertem Adress-Latch als XMEM an einen ATMega8515 angebunden. Auf der anderen Seite ist das eigentliche
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"Moderner" PLLC 84 CPLD?
SMD kann, in meiner Anwendung aber einen CPLD mit vielen IOs benötige, verwendet ich momentan den XC9572 im PLLC-84 Package. Diese scheinen komplette obsolet zu sein heutzutage, und sind dementsprechend schwer zu bekommen. Sogar Prototyping Sockets for PLLC-84 sind schwer zu kriegen (TQFP Prototyping
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Takt herunterteilen
fertige Signal ausgeben. Das würde ich nur im Notfall machen, weil ich zu wenig Anschlüsse am CPLD (XC9572 PC44) habe. Hier würden denke ich 3 Pins belegt werden. (GCK, In und OUT) ODER wenn natürlich zu viele Makrozellen ausgelastet sind, würde ich auf den nächst größeren CPLD setzen, dann könnte ich
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welcher controller für retro Spielkonsole
dort solche Aufgaben wie das bitblitting unterzubringen, davon hab ich hier noch welche rumfliegen XC9572 15ns, XL95144 10ns.
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Delay mit Gatter ohne R/C realisieren
Schaltung in ein CPLD zu integrieren. Als blutiger Anfänger in VHDL/CPLD habe ich mir einfach mal den XC 9572 ausgesucht da dieser als PLCC und 5V einfach im Hobbybereich zu handhaben ist. Der CAN-Bus läuft mit 250KBaud, somit ist ein Bit 4uS lang, 1TQ ist 250nS. Als Takt steht mir 16Mhz zur Verfügung.
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Logiblöcke, Makrozellen, Gatter, LUTs - ich blicke nicht durch!
einem Microkontroller mit einem SPI Bus. Habe hier an anderer Stelle gelesen, das Falk in einen XC9572 CPLD nur einen SPI Slave und 12 PWM hinbekommen hat, weil der CPLD zuwenig Flipflops oder Gates hat. Mir ist noch unklar ob diese Gates auch eine Art Flipflop Speicherfunktion haben denn für meine
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CPLD/FPGA Plazierung/Routing
voll ausnutze) recht gut beeinflussen. Und: In EAGLE ist der CPLD, um den es geht (Beispiel: XC9572), als PLCC 84 vorhanden. Nun, nach einem Platzieren der Bausteine auf der Platine würde sich erst die günstigste Zuordnung "Echt-Pin" zu "Funktions-Pin" ergeben, die ich beim CPLD constraints design
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RS flipflop finden in Xilinx
Aber ich habe mal eine andere Frage, weist du wie man in VHDL mit Xilinx CPLDs (XC9536XL oder XC9572XL) ein Wandlung eines Differenzial-Taktsignales umwandeln kann? Ich dachte dabei an ein D-FF mit Asyn. Set/Reset, etwa so: procedure (clk_p, clk_n) begin if (clk_p = '1') and (clk_n = '0')
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If Anweisung - Sram Problem
Code ist bis auf die Ursache stark reduziert. Mein Problem: Gleich zu Beginn arbeitet mein GPLD(XC9572) den "else"- Teil ab, obwohl der write_counter noch kleiner 12 ist. Wenn ich die ganze "Case"-Sache weg lasse, dann funktioniert es wieder. [vhdl] case we_oe_change is when "000" =>
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Xilinx CPLD Board online
hab mir seinerzeit mal ein kleines xc9572xl board layoutet. das gibts jetzt unter www.flyingbytes.net . evtl kann ja einer was damit anfangen. mfg