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Hewlett Packard 3325A Synthesizer/Function Generator
hp 3325A SYNTHESIZER/FUNCTION GENERATOR HEWLETT PACKARD STATUS REMOTE TALK LISTEN SRD LOCAL 1000.0 ENTR VOLT RMS EXT REF AMPTD CAL MODULATION SWEEP LINEAR/LOG START FREQ STOP FREQ ENTRY DATA MODIFY FUNCTION START CONT FREQ
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VHDL Variablenüberlauf und Fehlerbehandlung
und die tools knallen entsprechend messages raus. https://docs.amd.com/r/en-US/ug901-vivado-synthesis/64-bit-Integers (VHDL-2029) > Thema "FPGA Fehlerbehandlung" > oder "VHDL Fehlerbehandlung" aber wirklich kaum etwas gefunden, was mir > weiter hilft. Die Befehle "assert" und "report" kann
Entschädigt wird man dafuer mit einer ausgereiften Moeglichkeit der Co-Simulation von Python mit dem synthetisierbaren Ergebnis. Man kann sich natuerlich aus akademischer Motivation heraus auch spezifischen VHDL-Klassen widmen, schlaegt sich dann mit einem Haufen anderer Probleme herum, die nicht zielfuehrend
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Printtrafo direkt anschließen
Lorenz schrieb im Beitrag #7658734: > Ich möchte ein Netzteil für meinen Synthesizer bauen. > Hierfür benötige ich ein 15v AC. Was macht denn der (ungenannte) Synthesitzer mit den 15V~? Hast Du einen Schaltplan von dem Ding?
Beitrag #7658734: > Hierfür benötige ich ein 15v AC. Ist denn Deine Annahme richtig, dass der Synthie AC haben will? Nicht doch DC ?! - Nur mal vorsichtig sein.
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Buffer mit Enable in Verilog für CLB (PIC16F13145)
Ich versuche verzweifelt einen Buffer mit Enable in Verilog im CLB Synthesizer für einen PIC16F13145 abzubilden. Die Synthese schlägt ohne nachvollziehbare Fehlermeldung fehl. Evtl. hat jemand eine Idee, wo der Fehler liegt. Anbei das Design-File. https://logic.microchip.com
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Frage zum Sockeln von ICs - Auslöten vermeiden
hab mal eine blöde Frage zum Sockeln von DIP/DIL-ICs. Es geht um eine doppelseitige alte Synthesizerplatine, da ist einiges an ICs auszutauschen und soll gesockelt erneuert werden. Die ICs sind alle auf beiden Seiten verlötet. Was spricht dagegen, die Pins der ICs einfach alle abzukneifen und an die
Helfried W. schrieb im Beitrag #7652677: > Es geht um eine doppelseitige alte Synthesizerplatine, da ist einiges an > ICs auszutauschen und soll gesockelt erneuert werden. Nur rein Interesse halber, warum willst Du die austauschen und sockeln ? Ist nach dem Re-Cappen jetzt das Re-ICen
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Lattice IceCube2 nicht mehr kostenlos!
nicht viel geaendert hat, wurde hier des oefteren auch schon mal der Weg via yosys gegangen. Synthetisiert deutlich flotter und man kann es legal in die klassischen CI-Pipelines packen, allerdings sind VHDL-Portierungen von bestehendem Code mit Vorsicht zu handhaben. Frueher gab es noch die LD_PRELOAD-Tricks
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a Microprocessor for the Revolution -- 6809
/fug2.htm Der einzige HD63B03, der hier noch läuft, ist der Hauptprozessor in meinem Yamaha DX7 Synthi. Aber das macht er wunderbar. Als Keyboard Helferlein ackert noch ein 6805 da drin.
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[V] SmartMedia-Speicherkarten
Hallo, zu spät gesehen, wenn eine davon noch frei ist ware ich interessiert, hab auch onch alte Synthesizer die damit funktionieren, wäre gut welche zu haben :) also falls eine abzugeben wäre, also gegen Geld, dann bitte melden, würde mich freuen. Ansosnten vielen Dank und viele Grüße.
gegen Geld, dann bitte melden, > würde mich freuen. Dann schau halt mal, welche zu Deinem Syntheziser paßt. Laut Foto oben sind es wohl zwei 8MB, eine 64MB und zwei 128MB Karten. Die 64MB Karte benötige in jedem Fall ich schon mal. Ansonsten werden wir uns schon einigen.
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Sprechfunk via amplitudenmoduliertem Ultraschall?
rauf und runter gedudelt wird, spielt das aber keine Rolle. Da kommt sowieso fast alles aus dem Synthesizer und das ist ohne Ultraschallanteile.
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Text über UHMWPE und Prozessflussdiagramm
production process for UHMWPE involves several steps, including: 1. Polymerization: UHMWPE is typically synthesized through a polymerization process, where ethylene monomers are chemically bonded together to form polymer chains. The polymerization can be performed using various methods, such as high-pressure
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Glossar
Digital Data Storage: Bezeichung für grosse Massenspeicher in der Computertechnik DDS: Direct Digital Synthesis: Verfahren zur Wellenformerzeugung - i.d.R ein Sinus DFS: Digital Frequency Synthesis: Allgemeiner Begriff bzw digitale Wellenformerzeugung DMX: Protokoll zur Steuerung von Lichteffektgeräten DRC
Analog-Digitalwandlung, bei der Endwert zu iterative Findung der Bits und Vergleich generiert wird SAR: Synthetic Aperture Radar: Eine Messwertverarbeitungsmethode in der Radartechnik, bei der durch eine virtuelle Positionsvariation eine künstlich vergrösserte "Blende" benutzt wird, um den Empfangsbereich zu
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Mehrere Signalgeneratoren von Rohde & Schwarz und Anritsu
SWEEP PARAMETER MODULATION AF LEVEL DATA ENTER/UNITS VARIATION AM EXT FM/WM EXT RF SIG Anritsu SYNTHESIZED SIGNAL GENERATOR MG333A 0.01-2700MHz MODULATION FREQUENCY LEVEL STATUS PARAMETER MODE DATA ENTER/UNITS VARIATION AM EXT FM/WM EXT RF SIG
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Kolophonium aus DDR-Zeiten
. Wer es ganz genau wissen will: https://www.conatex.com/media/experiments/VADE/VADE_Chemie_Synthese_von_Acetylsalicylsaeure.pdf 73 Wilhelm
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Wie teste ich ob ein AC/AC Netzteil den notwendigen Sicherheitsanforderungen erfüllt
Ein 230V AC zu 12V AC Netzteil. Brauche es für Eurorack Synthesizer Stromversorgung
Coding S. schrieb im Beitrag #7634352: > Ein 230V AC zu 12V AC Netzteil. Brauche es für Eurorack Synthesizer > Stromversorgung Man nennt so etwas Transformator. https://www.block.eu/de_DE/produktvariante/sim-200
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4x /Sec Frequenzmessung, bug im code?
Gründen der Übersichtlichkeit nach oben gleich nach der taktflanke schreiben. Was sagt der Synthese-report ?
Klar P. schrieb im Beitrag #7632991: > Jetzt wirds allmählich übermütig, was sagt der Synthesereport? Herrje.. 1. Sein Problem hat sich schon gelöst. Wäre das kein FF nach Synthese, hätte er ganz andere Probleme. 2. Für diesen Popelkram benötigt man nun echt keine Simulation, um zu verstehen
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Können die Leute nicht mehr rechnen?
bewahrte Kulturtechniken geraten immer mehr in Vergessenheit, Smartphone verdrängt Kopfrechnen, synthetische Drogen verdrängen Bier und Schnaps ;-) . ### K. F. schrieb: > Das System mit Hunderten gibt es eigentlich schon, es sind die gon. > Ein Viertelkreis hat dann 100 davon, was dann den Bogenminuten
bewahrte Kulturtechniken geraten immer mehr in Vergessenheit, > Smartphone verdrängt Kopfrechnen, synthetische Drogen verdrängen Bier > und Schnaps ;-) . Du hast die Pferdekutsche und den Dreschflegel vergessen.
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Xilinx ISE Linux
das verursacht... Bei mir liess er sich uebrreden es dennoch zu simulieren indem ich wahllos synthetisiert / place n route / ... gemacht hab Danach ging es aufeinmal... Wobei ich auch noch die ld files gelöscht hab: ./gnu/gcc/3.2.3/lin/i686-pc-linux-gnu/bin/ld ./gnu/gcc/3.2.3/lin/bin/ld --Sssssss
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Gesucht: Fertiglösung für programmierbare/einstellbare DIP4-Quarzoszillator-Ausgabe
erzeugen gibt es entweder programmierbare PLL-Oszillatoren mit deutlich höherer Taktfrequenz oder DDS-Synthesizer mit ebenfalls hoher Taktfrequenz. https://www.digikey.de/de/products/filter/programmierbare-oszillatoren/169 https://www.digikey.de/de/products/filter/taktgeneratoren-plls-frequenzsynthesizer/728 https://www.digikey.de/de/products/filter/direkte-digitale-synthese-dds/723
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Online Logiktest auf FPGAs: Wie wird die korrekte Funktion eines FPGAs im Feld sichergestellt?
packen möglichst früh so viel, wie geht in den FPGA. Aber eben auf reiner RTL ebene. Sprich die Synthese für den FPGA hat außer dem funktionalen Verhalten nichts mit der finalen Asic Implementierung zu tun. Das machen wir mit dem Hintergrund, dass wir sehr schnell quasi über Nacht, eine Prototyping Platform
einen FPGA mappen. Da würde mich interessieren, wie ihr das macht. Blöd formuliert mappt die ASIC-Synthese viele "FF enables" auf Clock-Gates und baut so hundertausende Sub-Clocknetze. Diese kann ich so im FPGA ja auch nicht mappen, weil einfach die routing Resourcen dafür fehlen. Die Clock gates sind
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Schaltplan eines Synthesizer-VCF-Moduls
+12V, -12V, VCF CUTOFF, CV IN, R2, 87k, R3, 100k, TL074, R18, 100k, C2, 0.1uF, R14, 100k, IN4148, V05, R15, 100k, TL072, R16, 104, INPUT GAIN, X52, AUDIO IN, R10, 100k, R9, 100k, IN4148, V08, TL072, R17, 104, INPUT GAIN, R1, 100k, R4, 100k, R5, 100k, R6, 104, R7, 87k, R8, 100k, R11, 100k, R12, 104, R13, 100k, R19, 104, R20, 100k, R21, 104, R22, 100k, R23, 47k, R24, 100k, R25, 100k, R26, 104, R27, 100k, R28, 110k, R29, 100k, R30, 110k, R31, 100k, R32, 110k, R33, 100k, R34, 104, R35, 56k, R36, 56k, R37, 56k, R38, 56k, OUTPUT X54, V02, IN4148, V010, V04, IN4148, V03, ERF-BB-000-30, 100uF, 47uF, 0.1uF
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Rechtliche Rahmenbedingungen für Verkauf von Selbstbau Eurorack-Modulen
Hallo zusammen, ich möchte gerne aus Bausätzen selbst zusammengelötete Eurorack Synthesizer-Module verkaufen als kleinen Nebenerwerb. Welche rechtlichen Rahmenbedingungen muss ich da hinsichtlich Produktsicherheit etc. beachten? Die Module verwenden ja üblicherweise max. 15V Spannung
Andreas M. schrieb im Beitrag #7669214: > die Apples unter den Synths. Eher die Birnen! Und seit wann haben die ein Gehäuse? Ich erblicke dort nur PCBs mit ein pass Buchsen.
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Filtersimulation
Das sieht aber nur nach einem Synthesewerkzeug aus, keine Analyse aus vorgegebenen Koeffizienten. Meine IIR-Allpässe kann ich damit nicht analysieren, es kennt nur IIR-Tiefpässe, die es selbst berechnet. Oder übersehe ich etwas?
@Christoph db1uq K.: Die blauen Graphen sind aus der Synthese und die roten aus SCILAB nachdem ich die Koeffizienten übertragen habe. @ A. F.: Es geht etwas in die Richtung Reverse Engineering. Ich habe hier Digitalfunkgeräte an die ich Audiozubehör anpassen
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Installationsfortschritt ISE 14.7 Installer
statistics to Xilinx (Always enabled for WebPACK license) 89% ISE DESIGN SUITE Vivado High-Level Synthesis Vivado high-level synthesis accelerates IP creation by enabling C, C++ and System C specifications to be directly targeted into Xilinx All Programmable devices without the need to manually create
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Problem bei Vivado-SIM - generic
definiert Komponente ausdrücklich als component im file referenziert Fehlermeldung "pass Though Synthesizer": [VRFC 10-3146] binding entity "serializer_pci" does not have generic "sys_w" [VRFC 10-3146] binding entity "serializer_pci" does not have generic "dev_w" Mapping mit generics: Das Problem
Ah Simulation, ich habe Synthese gelesen. Was passiert, wenn du die IP als Verilog erzeugst und einbindest? Sind die generics in der erzeugten Verilog-IP auch groß geschrieben? Bei der Fehlermeldung sticht mir erstmal die Kleinschreibung
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Ampelschaltung
Simulation funktionieren, bei der einem auch Dateioperationen zur Verfügung stehen, nicht jedoch bei der Synthese für ein FPGA o.ä..
#7651257: > Das wäre noch unsinniger, denn dann müsste ja die neue > Ampelkonfiguration erst synthetisiert werden. ein geändertes .mif-File kriegt man auch ohne erneute Synthese in den Bitstream (gut, der Assembler muss noch drüberlaufen).
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Altera heisst wieder Altera
Kleine Information am Rande für die Wartezeit beim Synthetisieren und Place & Route: Raider heißt wieder Raider! https://www.t-online.de/leben/aktuelles/id_100160408/twix-wird-zu-raider-kult-riegel-kommt-zurueck.html
nicht betrachtet, was man im .sdc explizit ausschliesst. Das machte die Tür auf für "Timing Driven Synthesis" und damit solche Dinge wie z.B. Register Retiming. Wie schon gesagt: ich merke da keinen wirklichen Unterschied zwischen der 13.0 (das ist die älteste Version, die ich noch verwende) und Versionen
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Logikschaltung eines Multiplexers
from PPS CLBIN2PPS 0 Bit 0 in the CLBSWIN register, written by software CLBSWIN0 Click on the synthesize button to convert the logic drawing into a bitstream which can be loaded into the CLB
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Tecsun PL-660 Funkempfänger
DUAL CONVERSION 2000 MEMORY PRESETS PL-660 AM SYNCHRONOUS DETECTOR FM STEREO/LW/MW/SW-SSB/AIR PLL SYNTHESIZED RECEIVER
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Offline-Sprachausgabe (TTS)
. Siehe Wikipedia: Deep learning speech synthesis. Mikrocontroller. Mit einem kleinen Mikrocontroller ist Sprachsynthese nur in schlechter Qualität möglich, klingt also nach Roboterstimme, z.B.: µc.net Henrik Haftmann TU Chemnitz. Text -> Lautschrift
im Vergleich Speech Synthesis Markup Language (SSML) um Lautstärke, Tonhöhe oder Geschwindigkeit beeinflussen. OpenVoice-Tech Wiki von Thorsten Müller
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Noise Shaper in VHDL
ist dann nur noch eine Frage der Koeffizienten. Da tausche ich dann nur noch die Koeffizienten. Synthetisiere neu und schon hab ich den neuen Modulator. Das Tool der Uni Ulm ist so aufwändig gemacht, da war jemand lange dran gesessen. Da kann ich kaum glauben, dass die Bestimmung der Koeffizienten falsch
das der Einfachheit halber natürlich mit 1/256 und verschenke time slots. Dafür ist es mit der Synth-unit voll synchron. Es ist auch mehr als ausreichend, da sample-genau. D.h. egal was ausgerechnet werden muss, es ist fertig und bekannt, bevor es benötigt wird. Das ist auf den ersten Blick natürlich
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1 kleines VHDL Rätsel
20: An if statement containing a clock event has an illegal else branch and is not supported for synthesis. (ELAB-928) Error: /tmp/tmp.czjuGaFtUy/flop.vhd:20: An if statement containing a clock event has an illegal else branch and is not supported for synthesis. (ELAB-928) Error: /tmp/tmp.czjuGaFtUy
VHDL-Implementierung zu tun... [edit: das Ding scheint das Statement ja zu erkennen, hat "nur" keinen Synthese-Support dahinter]
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Microchip CLB - Messung des Propagationsdelays und Ausblick
PIC16F13145 und seiner CLB-Funktionseinheit haben die „Struktur des Codes“ und die Bedienung des Synthesesystems demonstriert. Nun ist es an der Zeit, die CLB en Vivant vorzuführen. ### Rekapitulation. Der unter https://www.mikrocontroller.net/topic/564965 bereitstehende erste Teil der Analyse führte
. Zur „Dokumentation weiterer Einsatzmöglichkeiten sei im ersten Schritt abermals auf den CLB Synthesizer verwiesen. Er enthält unter anderem auch das in der Abbildung gezeigte Beispiel, das eine softwaregesteuerte MUX realisiert.  Bildquelle: Autor. Hervorzuheben
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Liste von Microchip Code Examples
Tachometer - Use Case for CLB Using the PIC16F13145 Microcontroller with MCC Melody IDE Examples CLB Synthesizer Quick Start Guide - Driving a 7-segment Display Videos
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Logikschaltung eines Multiplexers
from PPS CLBIN2PPS 0 Bit 0 in the CLBSWIN register, written by software CLBSWIN0 Click on the synthesize button to convert the logic drawing into a bitstream which can be loaded into the CLB
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Wurden Digital8-Kassetten zur Datenspeicherung benutzt?
Programme konnte man aber relativ unproblematisch laden. Hatte nur ein wenig gedauert. Viele Synthesizer hatten ein Cassetteninterface zum Speichern. Hier war das Laden eher ein Geduldsspiel, und bald wurden die Sampler zum speichern dieser Daten missbraucht. Peter D. schrieb im Beitrag #7622509
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Verhalten von IOs bei Simulationen
> In VHDL ist es so, dass mehr hardware angefordert wird, die meines > Wissens bei der Synthesumsetzung wieder zusammenfällt, weil Redundanz > eliminiert werden sollte. Sorry aber bei diesem "Satz" überfiel mich ein spontaner Kotzreiz und ich musste mir erstmal ne neue Tastatur besorgen.
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Microchip CLB – erste Versuche zur „FPGA-Zelle“ im Achtbitter
rafft Microchip sich zu etwas aehnlichem fuer > die CLBs auf. > Gibt es online, den CLB Synthesizer.
> Gibt es online, den CLB Synthesizer. Online ist irrelevant. Niemand will ein Projekt aufsetzen das er ein paar Jahre spaeter nicht mehr uebersetzen kann. Vanye
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Software-Screenshot der MPLAB X IDE CLB Synthesizer Ansicht
Edit View Navigate Source Refactor Production Debug Team Tools Window Help Search (Ctrl+F) CLB Synthesizer main PROPERTIES Example: Inverting a PPS input to PPS output COMPONENTS CLBIN5PPS PPS_OUT1 Drag and drop components from the panel on the left of the canvas into the output connectors. Click on the synthesize button to convert the logic drawing into a bitstream which can be loaded into the CLB main MODULES LIBRARY PIC16F131 Device Library SYNTHESIZE STATUS Synthesize Pin Grid View Notifications (MCC)
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Screenshot der MPLAB X IDE Software
Resources Drivers CLB1 Device Resources ADCC CCP CLUC Comparator DAC FVR AC PWM SPI Timer UART CLB Synthesizer Documentation CLB Synthesizer User Guide PIC16F13145 Family Product Brief Software Settings CLB Settings CLB Tool Configuration Output Package: SSP20 Pin No: PORTA PORTB PORTC
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Logikschaltung in einer Simulationssoftware
CLB Synthesizer main DOCUMENTS pic16f131_counter COMPONENTS unconfigur CLBSWIN0 CLBSWIN1 CLBSWIN2 CLBSWIN3 Q EN J K S Q LUT not_label MODULES pic16f131_counter LIBRARY PIC16F131 Device Library Problems (0) No problems found. Synthesize Status Project: New Design Device: PIC16F13145 PPS_OUT8
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Sony ICF-7600DS Radio mit Antennen und Zubehör
SONY ICF-7600DS FM/LW/MW/SW PLL SYNTHESIZED RECEIVER H/M SET STANDBY ON TIMER SLEEP TUNING POWER ENTER SCAN TUNING PRESET/DIRECT TUNING START STOP 1 2 3 4 5 6 7 8 9 BAND SELECT AM FM EXECUTE MANUAL TUNING DIRECT TUNING "Magic" Whip HF Antenna
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Sohn - 10.Klasse Gymnasium - Praktiker
dem Ausland. Der hatte sich mal irgendwelche gehypten Angelposen aus Indien bestellt. So ein Synth-Umbau (mehr Speicher, Sequential Prophet VS Input) wäre auch nicht schlecht. Aber das legt schon fast ein E-Technik-Studium nahe. Als Anreiz hatte damals eine halbe Welle als Digitalinput wohl gereicht. Naja, theoretisch. Interessanterweise hatten einige Leute die Betriebssysteme einiger Synths geduldig ausgepiept/dokumentiert und so mehr Eingriffsmöglichkeiten.
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Frage zu PLL Baustein TBB200
fractional-N synthesizer ist das Zauberwort. Da gibt es massenweise Tutorials im Netz. Z.B. von TI: https://www.ti.com/lit/an/swra029/swra029.pdf
Helmut -. schrieb im Beitrag #7607601: > fractional-N synthesizer ist das Zauberwort. Käse! Der TBB200 hat mit Faktional-Synthese absolut nichts zu tun.
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Optimierung und Forumlierung paralleler Statemachines
die Teile werden nicht zusammengefasst. Das kann man u.A. daran erkennen, dass er ohne die Syntheseeinstellung, die FFs zu erhalten, ein besseres Timing herausbekommt, als im anderen Fall, weil jede Schaltung autark läuft. Ich löse das dadurch, dass ich an die Rechenergebnisse und die Vektoren pauschal verzögerte Versionen dranhänge. Diese liegen dann der Synthese vor und sie kann zeitliche Überlappungen sehen und nutzen. Gleichzeitig kommandiere ich der Synthese die FFs zu erhalten, damit diese erst nach dem Platzieren der Implementierung zum Opfer fallen.
