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Fehlermeldung Vivado Simulation
/Artix7_USB3C_A.srcs/sources_1/ip/FIR_AD7960/demo_tb/tb_FIR_AD7960.vhd:121] fir_ad7960 ist der Name den ich dem IP gegeben habe, denn ich verwende mehrere FIRs am Ende, derzeit aber nur diesen einen. D:/vhdl/Artix7_USB3C_A/Artix7_USB3C_A.srcs
nicht sagen, aber ich habe ihn behoben. Und zwar habe ich aus der zugehörigen .XML des IPs (bei mir AD7960_FIR.xml) alle Einträge von tb_FIR_AD7960 gelöscht. Funktioniert jetzt wunderbar.
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ADC IP für AD7961 funktioniert nach synthese nicht
einem externen Trigger für die Wandlung funktionieren soll. Der Chip ist ein AD7961, beziehungsweise AD7960, welcher dann 18 bit hat aber sonst gleich ist. Für das conversion-timing und die Wartezeit bis zum MSB habe ich zwei state-machines gebaut, die soweit ok funktionieren. Der conversion clock wird
ODDR. Simulation sieht gut aus, aber ich kann das nicht auf Hardware testen weil ich hier einen AD7960 habe. Dirk N. schrieb im Beitrag #6967648: > Ich hab ich mal nach den DDR IOs bei Xilinx gesucht, aber noch nichts > gefunden. Wie das geht siehst du in der AD7961.vhd ist eigentlich recht
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Fragen zum AD7960
Hallo, ich verwende das erste mal einen AD7960 https://www.analog.com/media/en/technical-documentation/data-sheets/AD7960.pdf und habe den mit dem FPGA verbunden. Ich kann mit dem Oszi wunderschön die Bits D± und den Echotakt DCO± sehen, aber
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Negative Spannung generieren
Ich verwende den zur Versorgung eines differentiellen OPVs AD8139 vor einem schnellen 18 Bit ADC AD7960. Funktioniert wunderbar und ich sehe die Schaltfrequenz nicht im Spektrum.
verwende > den zur Versorgung eines differentiellen OPVs AD8139 vor einem schnellen > 18 Bit ADC AD7960. Funktioniert wunderbar und ich sehe die > Schaltfrequenz nicht im Spektrum. ok, klingt wirklich interessant. Also wenn ich das Datenblatt richtig verstehe, is das eine Chargepump + LDO. Kein DCDC-Wandler
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1 ADC, LVDS auf zwei Bänke verteilen
Hallo zusammen, ich verwende einen ADC, AD7960 der LVDS Ein- und Ausgänge besitzt. Um am FPGA LVDS ausgeben zu können (Artix7 HR Bänke) muss ich VCCO auf 2,5 V stellen. Allerdings ist es in meinem Design so, dass die Bank die ich noch zur Verfügung
Eingang angeschlossen. Gut, ich musste set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets ADC_7960/AD7960_DCOp_0] setzen, aber es funktioniert fehlerfrei. Jetzt sitze ich am nächsten Layout und habe ein paar Fragen dazu: 1. Welchen Nachteil hat das, wenn ich einen Takt nicht an einen Takteingang
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LVDS VHDL Beispielcode
zwingend erforderlich wäre. Beispiele: LTC2335, 2344, 2345, 2348, 2357, 2358, 2385, 2386, 2512, AD7960
zwingend erforderlich wäre. Beispiele: LTC2335, 2344, 2345, 2348, 2357, > 2358, 2385, 2386, 2512, AD7960 Interessante Interpretation. Das würde implizieren, dass man die LVDS gerade bei den Wandlern benutzen *müsste*, um Störungen zu mindern. Ich habe bei Messanwendungen solche Wirkungen schon untersucht
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ADC CNV Jitterfrei - Schaltung
jeweils mit LTC2325 16 Bit, 5 MSps und galvanisch getrennt. Dann habe ich aktuell eine Hardware mit AD7960 18 Bits 5 MSps ohne galvanische Trennung die deutlich schlechtere Ergebnisse zeigt. Ist bei der Hardware OK, denn primär wollte ich andere Dinge testen und die funktionieren wie gewünscht. Ich plane
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HMCAD1511 Interface
habe ich auch einen hochauflösenden mittelschnellen ADC mit Beschaltung drauf und bespaßt. Einen AD7960 mit 18 Bits und 5 MSample/s. Bin zufrieden und bekomme 15 rauschfreie Bits. Jan schrieb im Beitrag #6375521: > Hast du 10 Projekte gleichzeitig Fast. Ich habe noch zwei Weitere. Quasi den Vorgänger
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Genesys 2 (Xilinx Kintex 7): Audio-Codec Implementierung und Filteranbindung
#6431734: > Mit AXI4-Anbindung quasi, > oder? Das ist kein richtiges AXI. [vhdl]component AD7960_FIR is Port( aclk: in std_logic; s_axis_data_tvalid: in std_logic; s_axis_data_tready: out std_logic; s_axis_data_tdata: in std_logic_vector(23 downto 0); m_axis_data_tvalid