oder ... einen festen Taktgeber und dahinter einen programmierbaren Taktbuffer mit Teiler wie den AD9508? Und dann gibt es echt viele Bauteile die Differentiell nach LVCMOS wandeln. Auch Taktbuffer. Und das ohne viel zusätzlichen Jitter.
#7822632: > einen festen Taktgeber und dahinter einen > programmierbaren Taktbuffer mit Teiler wie den AD9508? Nun dies wäre auch eine Möglichkeit, zusätzlich jitter cleaner etc. Aber auch unsauber - aber halt an einer anderen Stelle als mit dem AD9912. Gustl B. schrieb im Beitrag #7822632: > Und
Rauscharmer LDO, weder beim Si-Clk noch beim AD9508, oder habe ich das übersehen? Mit der VCC wo alles andere auch dran baumelt, wirst Du nicht mal im Ansatz an die angegeben Daten kommen. Schau mal ins Datenblatt bzw. im Schaltplan zum Eval-Kit vom AD9508, die verbauen da nicht ohne Grund so einen µV-RMS-Low-Noise-LDO. :) Zum Jitter wurde in den anderen Beiträgen ja eigentlich schon alles gesagt, bei deinen geforderten Bit-breiten und Frequenzen
ich finde. Bei langsameren ADCs hatte ich bisher einen Taktgeber und dann einen Taktteiler wie der AD9508 verwenden, aber der kann nix schnelleres als LVDS. Und wenn ich kein LVDS verwenden kann müsste ich ja LVPECL verwenden wie ich das sehe. Da brauchen dann so Taktteiler ICs richtig viel Strom, meistens
genug bleibt bei hohen Frequenzen und wenn nicht dann bekommt man eben mehr Jitter drauf. Beim AD9508 kann man den LVDS Strom einstellen: [code]These bits determine the OUT0 driver mode 000 = LVDS 0.5 × 3.5 mA (1/2 amplitude) 001 = LVDS 0.75 × 3.5 mA (3/4 amplitude) 010 = LVDS 1 × 3.5 mA
MSps oder mehr. Die Auflösung ist relativ egal, daher werde ich 8 Bits verwenden. Ich dachte an den AD9484BCPZ-500 (500 MSps, 500 MHz LVDS SDR) oder den HMCAD1511 (1 GSps, 500 MHz DDR LVDS). Ich bekomme also 500 MByte/s oder mehr ins FPGA, kann die Logik aber vermutlich nicht mit 500 MHz takten. Möchte
in einen Taktverteiler wie den https://www.analog.com/media/en/technical-documentation/data-sheets/AD9508.pdf . Wobei ich den Sampletakt ja sowieso nicht im FPGA brauchen kann, das FPGA bekommt dann vom ADC den FrameClock (1/8 Fsample) und den halben Sampletakt für den SerDes. Das mit dem AD9508 wäre
etwas spezifizieren? "Hardware Strom geben" heisst hier ein gleichzeitiges Power-Up von FPGA und dem AD9508? Ebenso "Strom wegnehmen", ist da auch das gesamte System gemeint oder nur der FPGA? "Muell schreiben" bedeutet hier daten vom FPGA zum AD9508? Dann hat das nicht unbedingt etwas mit dem AD9508
Stellen. Das Problem ist jetzt gefixt, ich warte nach dem FPGA Boote kurz, währenddessen bekommt der AD9508 einen Reset und nach dem Reset geht es mit dem SPI los. Die Register werden jetzt einzeln nacheinander beschrieben und wieder gelesen. Dazu musste ich aber für die Simulation den AD9508 zu einem
Figure 90 Page 33. In the FPGA I have the following: In XDC: ## Clock signal Sch name = CLK_AD9508_OUT3 set_property PACKAGE_PIN G4 [get_ports CLK_AD9508_OUT3p] set_property PACKAGE_PIN F4 [get_ports CLK_AD9508_OUT3n] set_property IOSTANDARD DIFF_SSTL15 [get_ports CLK_AD9508_OUT3p] set_property
port) );[/vhdl] And in the .xdc File: [code]set_property PACKAGE_PIN G4 [get_ports CLK_AD9508_OUT3p] set_property PACKAGE_PIN F4 [get_ports CLK_AD9508_OUT3n] set_property IOSTANDARD LVDS_25 [get_ports CLK_AD9508_OUT3p] set_property IOSTANDARD LVDS_25 [get_ports CLK_AD9508_OUT3n][/code]
[get_ports CLK_AD9508_OUT3n] set_property IOSTANDARD DIFF_SSTL15 [get_ports CLK_AD9508_OUT3p] set_property IOSTANDARD DIFF_SSTL15 [get_ports CLK_AD9508_OUT3n] Da ist auch gleich die erste Frage: DIFF_SSTL15 habe
performance (FALSE) setting for referenced I/O standards IOSTANDARD => "DIFF_SSTL15") port map ( O => CLK_AD9508_OUT3, -- Clock buffer output I => CLK_AD9508_OUT3p, -- Diff_p clock buffer input (connect directly to top-level port) IB => CLK_AD9508_OUT3n -- Diff_n clock buffer input (connect directly to top-level
manuals: electronic voltmeter ME where an ordnance part number is not avail 119/MPM-38 (8501933), TM 9-9508-4-35; able, the manufacturer's part number is used frequency meter 8026531, TM 9-9504-6; and (par.31c). meter calibrator 8027828, TM 9'-9504-41. Table IV. Special Equip1nent Item ~-I P art No. , Fig
ob zu den 500€ noch 9€ dazukommen oder nicht ist doch nicht kriegsentscheidend?! Ich verwende den AD9508, der kostet sogar etwas weniger.
haben, sondern ihn in Messpausen fortlaufend kalibrieren (nicht justieren). > Ich verwende den AD9508, der kostet sogar etwas weniger. Vielen Dank für den Tipp. Der Baustein ist durchaus interessant. Mein derzeitiger Favorit wäre ansonsten der HMC988 von Hittite/AD.
jeweils ein THS3215. Den Takt bekommt der DAC schön aus einem Taktteiler, einem AD9508 https://www.analog.com/media/en/technical-documentation/data-sheets/AD9508.pdf . Der DAC liefert dann selber einen Takt DCO an den FPGA und mit diesem Takt werden Samplewerte aus einer großen Sinustabelle
Gustl B. schrieb im Beitrag #5849428: > Wenn ich den Takt langsamer mache im AD9508 bleiben die Stufen, werden > aber eben auch länger. Daraus folgere ich, dass es kein Timingproblem > ist. In welchen Bereich läuft denn die Taktung bei deiner Scope-Aufnahme. Sind es die 25MHz
8 The LM1117 is a series of low dropout voltage regulatorsable in 1.8V, 2.5V, 2.85V, 3.3V, 5V, and Ad0ustable with a dropout of 1.2V at 800mA of load current. It has the m LM317.in-out as National Semiconductor’s industryn Current Limiting and Thermal Protection A The LM1117 is available in an adjustable
sich ONLINE verabreden müsste auf den UNTEREN Kanälen..meinst Du nicht? Führt das Funken irgendwie ad absurdum
die Hustler CB "Klemmstock" Antenne? https://funkbasis.de/download/file.php?id=16612&sid=7489ce74ce9508a1083140696ff1f5ba Oder hat noch ein "Nasa" Mikrofon?
bis wenig Ahnung, aber ich würde irgendetwas differentielles verwenden wie LVDS. Ich werde band den AD9508 https://www.analog.com/media/en/technical-documentation/data-sheets/AD9508.pdf verwenden. Da kommt ein LVDS Oszillator ran und die Ausgänge gehen an FPGA und alle weiteren Bausteine die einen Takt
noch die Phase einstellen und der kann auch CMOS wenn man es denn braucht. Edit: Du kannst den AD9508 natürlich auch mit einem Takt aus dem FPGA füttern und die Ausgänge dann als LVDS/CMOS weiterreichen. Und man kann den Stein auch mit einem CMOS Takt füttern, also ein FPGA Pin reicht. Das SPI muss
opcode +00000AD5: FFFF ??? Data or unknown opcode +00000AD6: FFFF ??? Data or unknown opcode +00000AD7: FFFF ??? Data or unknown opcode +00000AD8: FFFF ??? Data or unknown opcode +00000AD9: FFFF ??? Data or unknown
opcode +00000AD5: FFFF ??? Data or unknown opcode +00000AD6: FFFF ??? Data or unknown opcode +00000AD7: FFFF ??? Data or unknown opcode +00000AD8: FFFF ??? Data or unknown opcode +00000AD9: FFFF ??? Data or unknown
man mit einem µController auch einfach lösen. Man hängt den Touch mit seinen 3 Anschlüssen an die AD-Wandlereingänge eines Mega48, sagen wir mal. Der Wird aus der Referenz mit versorgt. Dann hängt am Mega noch ein R2R-Netzwerk als AD-Wandler. Ablaufprogramm in Pseudo-Code ist z.B. folgender: [pre
Ende Führe_Wandlung_aus: Beginn HI hart auf V+ ziehen. Pullup an WP ausmachen. Wandlung am AD anstoßen. Auf AD-Ergebnis warten. (Mehrere AD-Wandlungen in einem puffer zusammenaddiert und nachher durch die Anzahl geteilt bringen eine Mittelung ->weniger Rauschen) AD-Ergebnis auf R2R-DA augeben
register on stack +000001AC: 93DF PUSH R29 Push register on stack +000001AD: 93CF PUSH R28 Push register on stack [/code] Im Disassemblerwindow sieht der Return-Teil so aus (13x pop?!) [code] : for(adr_count = 1; adr_count <= 7; adr_count
from stack +000002EE: 90AF POP R10 Pop register from stack +000002EF: 9508 RET Subroutine return [/code] Diverse Optimierungsparameter hab ich durchprobiert, immer das selbe Problem. Auffällig ist, dass der Stackpointer zum Zeitpunkt des
18 mA 8-Pin SO 165˚C/W Electrical Characteristics + Unless otherwise specified, all limits guaranteAd foJ T = T = 25˚C. Boldface limits apply at the temperature extremes. V = 5V, V− = 0V, CM = 1.5V, VO= V /2, and RL> 1M unless otherwise specified. Typical LMC6041AI LMC6041I Units Symbol Parameter Conditions
+00000064: 83BE STD Y+6,R27 Store indirect with displacement +00000065: 83AD STD Y+5,R26 Store indirect with displacement +00000066: 838C STD Y+4,R24 Store indirect with displacement 199: File not found +00000067: 818C LDD
I/O register +00000093: BE0F OUT 0x3F,R0 Out to I/O location +00000094: 9508 RET Subroutine return +00000095: CFFF RJMP PC-0x0000 Relative jump +00000096: 00FF ??? Data or unknown opcode
R17 Copy register +000074AC: E090 LDI R25,0x00 Load immediate +000074AD: 91200D1D LDS R18,0x0D1D Load direct from data space +000074AF: 91300D1E LDS R19,0x0D1E Load direct from data space +000074B1: 2B82 OR R24,R18 Logical
from stack +00007516: 90BF POP R11 Pop register from stack +00007517: 9508 RET Subroutine return[/pre]
from stack +00001296: 902F POP R2 Pop register from stack +00001297: 9508 RET Subroutine return [/avrasm] Man beachte, 00001170 bis 00001172 und 00001281 bis 00001285. Hier wird der Stack "manipuliert" und genau dieser Part ist im Assembler
register pair +000012AC: 8188 LDD R24,Y+0 Load indirect with displacement +000012AD: 8199 LDD R25,Y+1 Load indirect with displacement +000012AE: 2B89 OR R24,R25 Logical OR +000012AF: F409 BRNE PC+0x02 Branch if not
to data space 271: Ram_Check(iTempRamAdress, (iTempRamAdress + iRam_CheckAnzahl)); +000004AD: 91800116 LDS R24,0x0116 Load direct from data space +000004AF: 91900117 LDS R25,0x0117 Load direct from data space +000004B1: 91200118 LDS R18,0x0118 Load
+000004D5: F3D8 BRCS PC-0x04 Branch if carry set 298: } +000004D6: 9508 RET Subroutine return [/avrasm] Warum ist das so extrem seltsam umgsetzt? Es sieht für mich so aus, alsob die Befehle in zum Teil falscher Reihenfolge auftreten oder
from stack +00000070: 91DF POP R29 Pop register from stack +00000071: 9508 RET Subroutine return @00000072: funktion ---- test.c --------------------------------------------------------------------------------------- 5: { +00000072:
immediate with carry +000001AC: 0F2C ADD R18,R28 Add without carry +000001AD: 1F3D ADC R19,R29 Add with carry +000001AE: 91E00472 LDS R30,0x0472 Load direct from data space +000001B0: 91F00473 LDS R31,0x0473 Load direct from
from stack +000001C3: 910F POP R16 Pop register from stack +000001C4: 9508 RET Subroutine return[/code]
from stack +000002CC: 90EF POP R14 Pop register from stack +000002CD: 9508 RET Subroutine return [/avrasm] Ganz toll finde ich da besonders die Schleife bei der Verschiebung um 20 Bit, die durch den folgenden Cast ja ohne Weiteres entfallen
Throughput Time Acquisition Time + Conversion Time 16 SCLK cycles RATE Throughput Rate 500 kSPS (min) AD Aperture Delay 4 ns www.national.com 4 A D ADC78H90 Timing Specifications C 8 The following specifications apply for AV DD = DV DD = +2.7V to 5.25V, AGND = DGND = 0V, f SCLK = 8 MHz, f SAMPLE = 500 H
tOD Output Delay CLK to Data Transition 7.1 9.4 ns (max) Pipeline Delay (Latency) 5 Clock Cycles tAD Sampling (Aperture) Delay CLK Rise to Acquisition of Data 2.6 ns 5 www.national.com 0 6 L Converter Electrical Characteristics (Continued) 8 0 The following specifications apply for V = V = +3.0V , V
