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Verilog
Nehmen wir das vorherige Beispiel und schauen uns das module mux etwas näher an. module mux #(parameter DW=8) ( input [DW-1:0] a, input [DW-1:0] b, input sel, output [DW-1:0] y); assign y = sel ? a : b; endmodule In der module-Definition wird jetzt noch eine Parameterliste vor die Portdefinition eingefügt
die Parameterliste verändert und damit das instantiierte Modul angepasst werden. ... parameter NeueDW=16; wire [NeueDW-1:0] w1; wire [NeueDW-1:0] w2; mux m1 #(.DW(NeueDW))( .a(a), .b(b), .sel(s1), .y(w1) ); mux m2 #(.DW(NeueDW))( .a(c), .b(d), .sel(s2), .y(w2) ); mux m3 #(.DW(NeueDW))( .a(w1), .b(w2)