Suchergebnisse für "isim interne signale"

Xilinx Isim interne signale Anzeigen.

Hallo Frage wie ist es möglich die Internen Signale einer Componente die in der Testbench instanziert ist im Wave des Isim anzuzeigen? lg Mike

FPGA, VHDL & Co. ·mikerr ·16.08.2011 10:41 ·2 Antworten

ISE Simulator - wie interne Signale darstellen lassen

Hi, kann man sich in ISim 11 auch die Werte von internen Signalen (also die in der Architecture und nicht in der Entity stehen) anzeigen lassen?

@D. I. (grotesque) .. sagmal wie hast Du das hinbekommen ? Ich kann die Signale der Architekture sehen, aber NICHT zur WAVE hinzufügen.. Das ist deaktiviert. Ich nutze ISIM 12.4.. Oder weiß jemand wie ich die Signale der Architekture in der ISIM 12.4 sehen kann ?

FPGA, VHDL & Co. ·D. I. ·16.01.2011 19:25 ·12 Antworten

Wired-Or-Bus statt TriState-Bus

du doch eine Registermap als Komponente. Die kann man für jeden x-beliebigen Bus schreiben. Die internen Interface-Signale können dann auch an andere Module gehen. Klar geben viele Interfaces byte-Schreibzugriffe vor. Das hat aber den Vorteil, dass der der die Software schreibt noch durchsieht. Wenn

in der deren Synth-Engine (xst) noch eine Menge haesslicher 'legacy' rumliegt (aus den Zeiten, wo interne Tristate noch 'kompakter' waren als die heutigen Zellen). Deswegen auch die Mismatches zwischen Simulation und der Hardware-Emulation bei Isim/Vivado und dem Synthese-Ergebnis. Andere Syns spucken

FPGA, VHDL & Co. ·Robert P. ·20.05.2020 21:29 ·33 Antworten

Programmierten Microblaze mit ISIM testen

das geht nicht, oder an welcher stelle in isim startest du deinen c code??? Gruß matzunami

ok. Gerade in der Erfassung reeller Taktzeiten (also von Signal wird High gesetzt, wie lange dauert in der Hardware wirklich die reaktion drauf), ist chipscope sehr nützlich. Die Messsignale werden im internen bram gespeichert, also solltest du noch einige davon

FPGA, VHDL & Co. ·fls ·05.10.2010 08:49 ·14 Antworten

Post-Synthesis Simulation und Signal Trigger

Hallo Zwei fragen habe ich wie Simuliere ich bei Isim das Post-Synthese Model und vergleiche es dann mit dem normalen? Außerdem würde es mich interessieren wie man in einer Testbench auf ein internes Signal einer Instanzierten Componente Triggert bzw

mikerr schrieb im Beitrag #2308509: > Zwei fragen habe ich wie Simuliere ich bei Isim das Post-Synthese Model > und vergleiche es dann mit dem normalen? Was soll das bringen? > Außerdem würde es mich interessieren wie man in einer Testbench auf ein > internes Signal einer Instanzierten

FPGA, VHDL & Co. ·mikerr ·17.08.2011 20:09 ·5 Antworten

Simulieren mit ISim, ein paar Feinheiten.

Hallo zusammen, ich nutze ISE 11.3 in Verbindung mit ISim 11.3... Ich erstelle mir einen Testbench, ergänze die Stimulus, checke die Syntax und starte dann ISim aus dem ISE heraus. Nun ziehe ich meine interessanten internen Signale in die Waveform und

wieder simulieren. Bisher habe ich aber leider keine Möglichkeit gefunden, die vhdl Dateien neu ins ISim zu laden. Ich muss immer wieder das Programm schließen und dann alle internen SIgnale wieder neu hinzufügen und konfigurieren... das nervt und ist zeitaufwendig. Ich habe bisher mit ModelSim XE getestet

FPGA, VHDL & Co. ·Andi ·28.01.2010 13:32 ·12 Antworten

Testbench - ganzes Projekt

bereits das gesamte Design auf dem Prüfstand, dein Problem liegt jetzt offenbar nur darin, dass du /interne/ Signale ansehen willst. Das geht im ISIM ganz einfach, indem du ganz links auf dem Baum deine Signale in die Waveform ziehst. Mit der Suche hier im Forum ist da auch schon was zu finden: https://www.mikrocontroller.net/search?query=isim+interne+signale --> https://www.mikrocontroller.net/topic/140505#2008632

FPGA, VHDL & Co. ·Gustl B. ·15.11.2012 08:13 ·3 Antworten

Umstieg auf Vivado oder lieber Lattice?

itdi) -- Conclusion: TDI is sampled on the _rising_ edge to the jtdi output. Ähnlich mit dem internen TDO-Signal. Somit ist ein selbst implementiertes Register in der internen Scan-Chain (DR) u.U. in der Detektion genau ein Bit grösser, oder ein Bit geht beim Schieben verschütt, wenn man es 'blind

Naja, Isim kann das auch, aber dafür z.B. keine Analog-Darstellung.

FPGA, VHDL & Co. ·Weltbester FPGA Pongo ·29.03.2013 16:23 ·29 Antworten

Verständnis von delta-Zyklen in der Simulation

end process; [/vhdl] Als allererstes dachte ich an einen Codefehler. Danach an einen ISIM-Bug. Dann hab ich ein bisschen recherchiert und bin auf das Thema delta-Zyklen gestoßen. Anscheinend sollte man in der Simulation nicht beliebig von einem Signal aufs andere zuweisen, wenn man wirklich

testbenches kann man noch eine konstante anfügen > zur Verzögerung Das hilft aber nur bei eingehenden Signalen, alle "internen" Register-Signale werden idR mit rising_edge(clk) geschaltet, d.h. der Phasenoffset ist wieder weg, es sei denn man passt all seine Komponenten/Zuweisungen an (z.B. mit .. after

FPGA, VHDL & Co. ·Harry ·07.04.2015 22:55 ·11 Antworten

Dual-Port Ram mit externem SRAM

Jens W. schrieb im Beitrag #5450097: > In ISim bleibt das Signal "U". Also undefiniert. Sieh nochmal nach: das 'U' bedeutet 'uninitialized' und das wiederum bedeutet dass dem Signal nie ein Wert zugewiesen wurde. Leider kann mein Handy nichts

Hallo, das Datalatch geht mit seinem Ausgang auf ein internes Signal. Und das interne Signal verwende ich am Eingang von Data_Selector. Liegt das daran? Darf man das nicht machen? Die Signale sind alle im main (Top Entity) miteinander verschalten. In main

FPGA, VHDL & Co. ·Jens W. ·13.06.2018 12:56 ·19 Antworten

Ist Xilinx (Vivado) wirklich so langsam?

teuer ist, dann ist schon zu 100% klar welches FPGA du nehmen wirst: den Xilinx Baustein mitsamt ISIM. e) Synthese wird nur genutzt um zu sehen ob dort das gleiche passiert wie in der Simulation. Signal Tap eignet sich allenfalls als langsames Debugging (ups, hab Signal xy bei der Synthese vergessen

..) wesentlich schneller als Vivado, liegt glaube ich an überarbeiteter GUI. Auch Synthese+ISIM startet unter 14.5 deutlich schneller, ISIM ist ebenfalls reaktionsschneller (ob schneller in der Simulation alleine ist mir nicht aufgefallen) 3. Aus einem Design/Netlist ein Bitfile zu generieren

FPGA, VHDL & Co. ·P. K. ·19.08.2016 23:22 ·56 Antworten

Frage zu SDRAM

@Duke Ich hab kein Modelsim bei mir laufen. Nur den ISIM. Und für die meisten Zwecke reicht es ja auch aus.

to bi-directional pass switches in Verilog are not >supported. - geht dies so nicht mit dem ISim. Außerdem kann dein Code so nicht synthetisert werden denn du weist einem Signal in einem getakteten Prozess ein Z zu: Z.B.: hier: >Process (clk, res) > begin > if res = '1' then >

FPGA, VHDL & Co. ·Rene B. ·08.06.2010 21:25 ·55 Antworten

Anderes Ergebnis bei POST-Simulation

S_SYMBOL,S_COR_LOOP1,S_COR_LOOP2, S_COR_LOOP3,S_COR_LOOP4,S_OUT,S_STOP); signal ZUSTAND: ZUSTAENDE; signal X_INT : ******* := (OTHERS => '0'); signal Y_INT : ******* := (OTHERS => '0'); signal QX_INT : ******* := (OTHERS => '0'); signal QY_INT

,S_SYMBOL,S_COR_LOOP1,S_COR_LOOP2, S_COR_LOOP3,S_COR_LOOP4,S_OUT,S_STOP); signal ZUSTAND: ZUSTAENDE; signal X_INT : sfixed (3 downto -10) := (OTHERS => '0'); signal Y_INT : sfixed (3 downto -10) := (OTHERS => '0'); signal QX_INT : sfixed (3 downto -10) :=

FPGA, VHDL & Co. ·manu ·21.11.2011 08:19 ·16 Antworten

Speicherzugriff beim Nexys4-DDR Board

von 8. Ich benutze ISE 14.7. 1. Simulation: Der per MIG erzeugte DDR2 Core lässt sich mit ISim nicht simulieren, der Simulator stoppt mit einem Fehler "Signal phy_dout index is out of bound." Tatsächlich findet sich in der MIG-Doku der Hinweis, dass nur ModelSim unterstützt wird. Eine ModelSim

schrieb im Beitrag #4463614: > 1. Simulation: > Der per MIG erzeugte DDR2 Core lässt sich mit ISim nicht simulieren, > der Simulator stoppt mit einem Fehler "Signal phy_dout index is out of > bound." Erzeugt der MIG 'normale' Netzlisten zum Simulieren oder irgendwas verschüsseltes/proprietäres

FPGA, VHDL & Co. ·Burkhard K. ·06.08.2016 21:05 ·16 Antworten

Warum klappt diese Synthese nicht?!

die im Prozess internen Signale? Danke für Deine weiteren Tipps! Ich habe mir den Artikel [[VHDL]] auch noch einmal durchgelesen, dort wird ebenfalls darauf hingewiesen. Grüße Steffen

. > Wo finde ich die im Prozess internen Signale? Ich würde mal auf irgendwelche Projekt-Bäume (rechts-)klicken oder versuchen, die Signale per Drag&Drop in die Waveform zu ziehen, da gibt es sicher 1000undeine Möglichkeiten.

FPGA, VHDL & Co. ·Steffen Hausinger ·07.03.2010 19:21 ·10 Antworten

RS-232 Sendemodul

-- Ausgang f. z.B. Sende-LED end rs232; architecture Behavioral of rs232 is signal Intclk: STD_LOGIC := '0'; -- interner Takt f. Sendeprozess signal vTxD_Start: STD_LOGIC := '0'; -- Variable zur Erkennung einer st. Taktflanke signal

of VHDL variables. Du kannst dir in einer Simulation nicht nur die Ausgänge sondern auch die internen Signale anschauen. Damit verstehst du auch sofort, warum sich die Ausgänge in deiner Simulation nicht ändern. (Interne Variablen lassen sich hingegen zumindest in meiner ISIM-Version nicht anzeigen

FPGA, VHDL & Co. ·Johannes B. ·26.12.2013 11:26 ·12 Antworten

Internes Signal "asynchron" fest auf '1' gelegt wird nicht erkannt.

festgestellt. Ich versuche es mal kurz zusammenzufassen: Ich habe eine Schnittstelle umgesetzt, welche Signale nach außen sendet/schreibt und empfangen/lesen kann. Die Schnittstelle wird in meinem Top-Level instanziiert, mit einem enable-Signal wird der Lese- oder Schreibprozess gestartet und mit einem internen

es mein > aktuelles Problem auch nicht gelöst... writeAllRegToDriver ist bei dir ja nur ein internes signal. Wenn du es fest auf 1 legst, dann hat der Synthesizer keinen Grund, ein solches Signal zu erzeugen. Sondern er kann die Abfragen des Signals schon zur Synthesezeit auswerten. Also z.B. in

FPGA, VHDL & Co. ·Dominik ·16.09.2016 14:15 ·24 Antworten

Register in ModelSim anzeigen

kleiner Denkfehler vorliegt? Modelsim zeigt dir keine Register an sich an. In Modelsim werden die Signale angezeigt. Und da ein Signal z.B. an einem Registerausgang angeschlossen sein kann, dann zeigt dieses Signal den Zustand des Registers an. Das Register selbst (quasi als Bauteil) kann Modelsim nicht

werden nicht angeschlossene Variablen mit Sicherheit nicht dargestellt, aber auch einige andere interne Signale nicht. -voptargs="+acc" hilft zumindest gegen das letztere. -- Marcus

FPGA, VHDL & Co. ·Owen Senmeis ·12.03.2013 13:28 ·7 Antworten

ISim VHDL Simulation - Signalzustand bei steigender Flanke

IP-Core. Ich gehe mal davon aus, dass das Clock Signal um Bruchteile schneller ist, als das das hervorgehobene Signal (internes Clock-Netz) und deswegen nicht eingetaktet wird. Was macht man in einem solchen Fall? (außer einen zusätzlichen Zustand einführen

@ Luke.skywalker (Gast) >da ist vermutlich etwas dran. Die besagten Signale werden von einem >Zustandsautomaten erzeugt und sind synchron zu einer internen Clock. einer internen Clock? Oder vielleicht interner Takt? (Denglisch ist bäh) > Die >anzusteuernde Komponente

FPGA, VHDL & Co. ·Luke.skywalker ·08.10.2013 06:59 ·11 Antworten

[GHDL] Multi-driven Net - Warnt GHDL hier?

aus. Nützliche Meldungen zur Fehlersuche allerdings nicht. Siehe Screenshot (Kein Wort bei welchem Signal und auch keine betreffenden Zeilen im VHDL Code.) Hätte mir schon erwartet das er zu mindestens das betreffende Signal (some_signal) angibt.

Gut, da müsste man Signale bauen die sich auch verändern. [vhdl]signal Bit0: std_logic:='0'; signal Bit1: std_logic:='1'; signal Ausgabe: std_logic:='0'; begin process begin wait until rising_edge(CLK); Bit0 <=

FPGA, VHDL & Co. ·Johannes K. ·18.02.2020 21:46 ·26 Antworten

VHDL: Volladdierer

Siluationam laufen, da kannst du doch einfach herausfinden, was schief läuft... Als Tipp: du kannst im ISIM links im Fenster (Strukturbaum) auch interne Signale von Submodulen zur Waveform hinzifügen. Dann kannst du ja mal kontrollieren, ob jedes Modul das macht, was du von ihm erwartest. > eine Testbench

also bitte keine Flames à la "Ich löse doch nicht deine Hausaufgaben" ;-) >Als Tipp: du kannst im ISIM links im Fenster (Strukturbaum) auch interne >Signale von Submodulen zur Waveform hinzifügen. Dann kannst du ja mal >kontrollieren, ob jedes Modul das macht, was du von ihm erwartest. Danke für

FPGA, VHDL & Co. ·Andi K. ·08.12.2013 15:16 ·9 Antworten

VHDL Newbie -->Kontrolle VHDL COde

kommt u.U. daher, dass seit ISE12 der ModelSim nicht mehr aktiv supported wird, und alles auf den ISIM zugeschnitten ist...

wie bei einem FPGA. Die Produktterme "gehören" zum Funktion Block, und jedes Input- oder Output Signal benötigt mindesten einen Funktion Block. Nachteilig ist es eventuell nur dann, wenn ein FB von einem benachbarten FB Produkt-Terme ausleihen muss. Zähle dein Pins zusammen und deine internen FF

FPGA, VHDL & Co. ·Ralph H. ·18.12.2010 11:57 ·23 Antworten

Verschiedene Schreibweisen bei "process"

Fall: Der > Compiler nimmt von sich aus nicht automatisch fehlende Signale in die > Sensitivliste mit auf... Reden wir vom Simulator oder Synthese? Ich sprach von der Simulation. Fällt mir ein bischen schwer zu glauben, dass sich da ModelSim oder ISIM Freiheiten erlauben

#3634197: >> woran wollte man das auch festmachen, wenn es nötig ist und wann nicht > Wenn ein Signal durch eine Änderung eines (anderen oder des gleichen) > Signals geändert wird, dann muss dieses Signal in die Sensitivliste. Vorsicht! Man kann Simulationen so aufbauen, dass das ein Signal als

FPGA, VHDL & Co. ·Peter B. ·29.04.2014 14:23 ·28 Antworten

XILINX CPLD Programmieren

neueren Webpacks (>10?) nutzen Auch in den neuen Version gibt es kein ModelSIM mehr (???) Und der ISIM, der auch in den alten drin ist, läuft eh und jeh.

dieses Thema der Lizenzen? Altera hat ja nach wie vor scheinbar alle Lizenzen frei für ModelSIM, SignalTAP ec. Der interne Simulator scheint wohl weggefallen. Mir scheint es aber so, dass in der freien Version nicht alles geht. ModelSIM ist nicht nur eingeschränkt, sondern hat auch weniger Funktionen

FPGA, VHDL & Co. ·Andreas Richter ·04.08.2017 12:19 ·26 Antworten

GHDL-Experimente (asynchrone Simulation per C)

ist ein dedizierter TRACE Buffer? > Kannst du das noch etwas genauer erklären? Einfach ein interner oder auch externer RAM-Buffer (SRAM), der Clock-Nummer und States oder Signale der CPU bzw. State-Machine mitloggt. Dediziert deshalb, weil das Trace-Modul immer mehr oder weniger auf das eigentliche

ein dedizierter TRACE Buffer? >> Kannst du das noch etwas genauer erklären? > > Einfach ein interner oder auch externer RAM-Buffer (SRAM), der > Clock-Nummer und States oder Signale der CPU bzw. State-Machine > mitloggt. Dediziert deshalb, weil das Trace-Modul immer mehr oder > weniger auf das

FPGA, VHDL & Co. ·Martin S. ·31.07.2014 08:07 ·33 Antworten

Signalname behalten für Clocknetz

port( ClockOutput: out std_logic); -- Ausgang des Chips (zur Kontrolle) in der architecture: signal gClk50 : std_logic; -- Ausgang eines BUFGs, interner Systemtakt ClockOutput <= gClk50; Im ucf hab ich dann zB folgendes stehen: NET gClk50 PERIOD = 50 MHz HIGH 50 %; Dann findet der

seltsam, period bezieht sich auf taktnetze (netz auf clock eingänge von FF o.ä. ) wenn das clock signal nur übers pad rausgeht dann ist period eh fehl am platz. wenn es ein internes taktsignal ist das zu testzwecken rausgegeben wird dann genügt das period constraint für das interne netz, da brauchts

FPGA, VHDL & Co. ·Harald Schweitzer ·22.11.2013 09:30 ·18 Antworten

RS-Flipflog mit NAND in VHDL

Ahhhh, inout ist natürlich Unsinn. So gehts mit ISIM. Siehe Anhang.

Falk Brunner schrieb im Beitrag #3437847: > Ahhhh, inout ist natürlich Unsinn. So gehts mit ISIM. Siehe Anhang. Den Code von Falk kann Active-HDL auch korrekt simulieren. Das ändern des Originalcodes von inout auf out mit internen Signalen reichte aber nicht. Ich musst auch von bit auf std_logic

FPGA, VHDL & Co. ·Andi ·09.12.2013 14:39 ·10 Antworten

FF/Latch Warnung bei LCD Display

nicht in Anfängerhände. Damit gewöhnt man sich nur schlechten Designstil an. Chipscope (Xilinx) und SignalTap (Altera) sind interne Logikanalysatoren. > Ich habe die case-Abfragen allerdings bei der Simulation überprüft, > und da funktionierten sie so wie sie sollten. Zeig uns doch mal einen Screenshot von Deiner Simulation, in welchem die Signale, die zum Display gehen zu sehen sind. Im Anhang ein (funktionierendes) Beispiel, wie die Signale in der Simulation bei mir aussehen. Duke

FPGA, VHDL & Co. ·Johannes ·23.02.2012 15:30 ·43 Antworten

2 Phasen Takt, Wegimpulsverzögerung

s.w. schrieb im Beitrag #3975084: > Also mein Takt kommt vom internen Oszillator und der beträgt 50 Mhz. Gut. > Der Encoder-Takt Nur zur Nomenklatur: das ist kein Takt. Es gibt nur 1 Takt. Was du da hast, ist ein ordinäres Encoder-Signal. > Wie kann ich aber

Lothar Miller schrieb im Beitrag #3975114: > s.w. schrieb: >> Also mein Takt kommt vom internen Oszillator und der beträgt 50 Mhz. > Gut. >> Der Encoder-Takt > Nur zur Nomenklatur: das ist kein Takt. Es gibt nur 1 Takt. > Was du da hast, ist ein ordinäres Encoder-Signal. Alles klar :-

FPGA, VHDL & Co. ·s.w. ·23.01.2015 10:53 ·52 Antworten

VIVADO, MIG Block Simulieren, dauerreset?

Demnach sollte er sich zuerst kalibrieren, wenn die Kalibrierung > abgeschlossen ist, sollte er das Signal init_calib_complete setzen. > Dies passiert jedoch nicht, das signal bleibt immer auf 'X'. Kann nicht sein. Sobald der Core das Signal treibt, ist es 0. Später dann 1. Du hast was falsch angeschlossen

anlegen - warten - nach einer weile kommt das calib complete und - dann kommt irgendwann die interne clock - dann der user Interface reset, den man verwenden sollte, seine state machine zu starten - dann kommt das regelmässige app_ready > Das Signal init_calib_complete geht niemals auf einen

FPGA, VHDL & Co. ·Matze ·28.04.2016 16:40 ·6 Antworten

Ein wirklich blöder Fehler, den ich nicht sehe

Beitrag #7289902: > Ja, aber alle anderen LED sind don't care. Die LED-Ausgänge haben ja > keinen internen Zustand, in dem sie die initiale 0 speichern. Dass interne Signale wegoptimiert werden können weil sie für keinen Ausgang relevant sind, wäre klar. Aber dass "Ausgangswerte wegoptimiert werden" weil keine internen Signale zum Speichern vorhanden wären, wäre mir neu. Und nochmal: wenn ich es z.B. für ein Coolrunner CPLD implementiere, dann wird zumindest laut Fitter-Report nichts wegoptimiert: Achim S

FPGA, VHDL & Co. ·Erik ·24.12.2022 18:36 ·167 Antworten

Alles wird wegoptimiert

schlucken, aber Lattice nicht. Bis vor knapp 2 Jahren hat das noch keiner geschluckt. Nicht mal bei internen Signalen. Jonny schrieb im Beitrag #2361652: > Gerade die Aussage: > "Man nehme überhaupt keinen Reset, und alles ist in Ordnung". Ich meinte, darauf verwiesen zu haben, dass es um das WP272

umgehen. Welchen Simulator betrifft das? Drei weiß ich, die es nicht betrifft: Aldec, Modelsim und ISIM.

FPGA, VHDL & Co. ·Jonny ·29.09.2011 12:32 ·31 Antworten

Umgang mit CPLD's lernen ( Altera od XILINX) via Dev Kit

auch für Linux. Der hat aber ein problem mit manchen Libs von Xilinx. Ansonsten ist in der ISE der ISim integriert, das ganze Paket gibts natürlich auch für Linux.

dein Tool draus macht (mit dem RTL Viewer). Danach kannst du es in einer Simulation testen (z.B. ISIM) und/oder auf deinem Zielbaustein programmieren.

FPGA, VHDL & Co. ·Martin H. ·14.03.2012 21:49 ·57 Antworten

AXI i2c HILFE

IIC im Top level --I2C LINES Signals signal w_axi_iic_0_Sda_I_pin: std_logic; signal w_axi_iic_0_Sda_O_pin : std_logic; signal w_axi_iic_0_Sda_T_pin : std_logic; signal w_axi_iic_0_Scl_I_pin : std_logic; signal

habe ich fast nie verwendet. Nimmt man eher um interne Signale anzuschauen, ich würde aber eher simulieren.

FPGA, VHDL & Co. ·xilinx_gast ·18.06.2014 11:26 ·16 Antworten

Wie Testbench formulieren und in ISE aufrufen ?

zig_Zag_out_Valid_Ent : OUT std_logic); END dct; Zusätzlich möchte ich als "interne Signale" der Entity die nachfolgenden Signale angezeigt/ausgegeben bekommen. signal p1a : std_logic_vector(18 downto 0); signal start_section_two : std_logic; Wenn

_________________________________________________________ Wie kann ich nun erklären, welche Signale angezeigt werden sollen ? Wie kann ich die internen Signale anzeigen lassen ? Wie muss ich die .vhd Datei aufrufen, damit sie als TEstbench erkannt wird und mir die Signale im Simulator angezeigt

FPGA, VHDL & Co. ·FPGA-Fragender ·04.04.2007 08:52 ·6 Antworten

Entwicklung Framegrabber - Aufwand & Umsetzbarkeit?

Du das beschreibst, oder aber auch hoch komplex. Was Du machen kannst ist das Schwarz-Weiß BAS-Signal klemmen und digitalisieren (LM1881 holt Dir die Sync-Signale raus) und dann an den FPGA schicken. Der nimmt dann zum richtigen Zeitpunkt der Zeile 500-1000 Werte auf, und schickt die zusammen mit der

Frames. Also wieviel Pixel und mit wieviel Bit Auflösung. Davon hängt es ab ob du mit dem internen FPGA Speicher überhaupt auskommst. oder hab ich das überlesen ...

FPGA, VHDL & Co. ·D.S. ·02.09.2013 13:05 ·58 Antworten

Pseudozufallserzeugung mit BBS

Und was sagt die Simulation? Mach mal einen Screenshot mit allen relevanten Signalen, und nicht nur aus_x und einer clk die scheinbar nix mit der internen prbsclk zu tun hat.

, Signale werden evtl. umbenannt und verschwinden, mehr Rechenzeit nötig, unschönes "Gewusel" in der Waveform...

FPGA, VHDL & Co. ·Chris L. ·18.05.2011 14:17 ·30 Antworten

Probleme bei einfacher Simulation mit ISE/ISIM

Hallo! Ich versuche mich grad ein wenig in ISE und ISIM einzufuchsen und scheitere kläglich bei meinem ersten Versuch. Ich habe den Fehler bei meinen Überlegungen bisher nicht gefunden und würde mich über einen kleinen Tipp von euch freuen. Ich habe den

[/vhdl] Als ich den FF- und Gatterausgängen noch keine Ports zugewiesen habe und mir nur die Signale angucken wollte, waren alle Signale nach 100ns '1'. Das kam mir komisch vor, weshalb ich die Ports angesetzt habe. Trotzdem funktioniert nichts so wie von mir erwartet - warum z.B. wird der FF Ausgang

FPGA, VHDL & Co. ·Marcus ·01.02.2010 11:14 ·2 Antworten

Pulse Generator nicht genau genug, brauche Hilfe

>'0'); -- 12 Bit Pulsezähler signal PulsePausenZaehler: std_logic_vector(15 downto 0) := (others=>'0'); -- 16 Bit Pulsepausenzähler signal PulseOut: std_logic; -- Pulse Ausgang signal PrePulseOut: std_logic

_P1 : OUT std_logic; PMOD2_P10 : OUT std_logic ); END COMPONENT; signal USER_CLOCK : std_logic := '0'; signal PMOD2_P1 : std_logic; signal PMOD2_P10 : std_logic; BEGIN uut: SimulatorPod PORT MAP ( USER_CLOCK => USER_CLOCK, PMOD2_P1 =>

FPGA, VHDL & Co. ·Thorsten F. ·27.10.2014 22:36 ·53 Antworten

Funktionsblock mit einem Takt verzögert ansprechen

Wenn ich das richitg verstehe hast Du ein DataReady Signal (DDR) und Daten. Jetzt willst Du mit dem Data Ready Signal mit jeweils der ansteigenden und fallenden Flanke die Daten einlesen. --> Dies hast Du mit einem IDDR gemacht. Jetzt stellst Du fest das

Probleme. Scheinbar kann es nur direkt hinter einen IOB geschaltet werden, somit kann ich keine internen Signale verzögern. Zweites Problem ist, dass es nur für Virtex PFGAs geht... ich nutze aber einen Spartan 3A DSP DANKE :)

FPGA, VHDL & Co. ·Andi ·29.01.2010 08:46 ·16 Antworten

FPGA Coprozesser Blöcke werden wegoptimiert

anlegen geht zwar, aber ich bekomme keine Infos was intern läuft. Es werden in der Simulation nur die Signale aus der Port map angezeigt. Wie komme ich an die internen Signale ran? Wie macht man das richtig? Da finde ich auch nichts im Netz. Kann mir jemand von euch da auf die Sprünge helfen? Grüße,

limitiert sind. Jens W. schrieb im Beitrag #6203539: > Es werden in der Simulation nur > die Signale aus der Port map angezeigt. Welchen Simulator verwendest Du? > Wie komme ich an die internen > Signale ran? > Wie macht man das richtig? Da finde ich auch nichts im Netz. > Kann mir jemand

FPGA, VHDL & Co. ·Jens W. ·07.04.2020 18:39 ·21 Antworten

Debug Hilfe benötigt bei Mixed Language Modul

ausgegeben werden. In der Verilog Testbench funktioniert das, in meinem Modul jedoch nicht. Das Signal mytest ist direkt mit dem Y0 Ausgang des FFT moduls verbunden und in die Testbench geleitet. In der Simulation ist das Signal jedoch undefiniert (XXXX). Es wäre toll wenn jemand behilflich sein

Werd wohl morgen auf der uni alles durch Modelsim schicken....hab allen Signalen ein initvalue gegeben aber es ändert sich leider nichts :(

FPGA, VHDL & Co. ·Alexx ·07.08.2017 10:28 ·10 Antworten

Timing Simulation

ich jedoch eine Timing Simulation durchführen. Wenn ich dies jedoch mache, dann finde ich meine Signale nicht mehr wieder. Die Namen sind dann alle so unleserlich. Ich habe die Post Route Simulations ausgwählt und mit ISIM die Simulation durchgeführt. LEIDER KOMME ICH MMIT DEN CONSTRAINTS NOCH

Wie soll man denn einzelne Pfade prüfen. Ich erzeuge z.B. 2 Signale diese gehen in einen Multiplexer, der Ausgang vom Mulitplexer geht an zwei FFs. Nun können die Laufueiten zwischen den Pfaden leider sehr unterschiedlich sein. Wenn ich mir mit Plan Ahead anschaue

FPGA, VHDL & Co. ·Johann ·22.12.2011 18:23 ·3 Antworten

Vivado Simulation

Moin, wenn ich in der Simulation interne Signale zufügen möchte bekomme ich dauernd diese Meldung: ERROR: [Labtools 27-1832] create_wave_config not a supported tcl command in labtools hardware mode. Default wave configurations are automatically

hinzugefügt? Gar nicht, ich habe inder GUI die Simulation gestartet. Normalerweise sind da dann alle SIgnale aus der Testbench drinnen. Will man interne Signale des UUT sehen, muss man die hinzufügen. Das habe ich mir Rechtsklick auf das Signal und "Add to Wave Windows" versucht. ABer hat sich wohl erledigt

FPGA, VHDL & Co. ·Gustl B. ·27.01.2020 15:04 ·34 Antworten

Generics und Frage zu Integer-Typen

einfaches Schieberegister, welches mitzählt wie viel Bits geladen wurden. Das Schieben wird über das Signal shift_enable aktiviert und das Register wird gleichzeitig darüber zurück gesetzt (ist in Ordnung das so zu machen, oder?) :-) [vhdl] entity DataShifter is generic ( RegWidth : integer

bit_ctr anhand der RegWidth. Du brauchst ceil(log2(RegWidth)) Bits. Und sollte bit_ctr nicht eher ein internes Signal sein? [vhdl] use ieee.math_real.all; ... signal bit_ctr : std_logic_vector(integer(ceil(log2(real(RegWidth))))-1 downto 0); [/vhdl] Am besten wäre es vielleicht, das in eine kleine

FPGA, VHDL & Co. ·Marius S. ·30.01.2014 07:22 ·9 Antworten

Ethernet GMII

Carrier abfragen. Im Vollduplex ist er immer low. Ich hatte gehofft, dass bei gezogenem Kabel das Signal auf High geht. Quasi ein busy Signal der Phy. Leider ist es nicht so.

haben auch schon diese Möglichkeiten, doch die einfachsten Infos muss man aus so einem Seriellen Signal entlocken.

FPGA, VHDL & Co. ·René D. ·08.09.2012 18:06 ·49 Antworten

Timing Probleme DDR- SDR Wandler: Wie lautet die Timing-Constraint-Anweisung

geraden Bits entsprechend zusammengesetzt und dann an den FIFO übergeben (mit einem extra Clock Signal). Das ganze funktioniert auch bei geringen ADC-Taktfrequenzen... bei 250 MHz jedoch geschehen Abtastungsfehler die auf das DDR-SDR Interface zurückzuführen sind. Ich habe bisher keine Timing

restliche Logik. Das ist meist besser und schneller. Die Ausgänge des DCM wiederum können dann auf die internen Clock Lanes aufgeschaltet werden.

FPGA, VHDL & Co. ·Simon D. ·11.08.2010 13:56 ·14 Antworten

Starten mit FPGAs, aber wie/womit genau?

hast du viele praxixnahe Beispiele (zB die genannte SPI-Schnittstelle oder RS232 implementieren, Signale einlesen usw)

also komplett was anderes als in C. und dann als besonderes Schmankerl noch Variablen anstatt Signale verwenden (weil man das vom programmieren mit den lokalen Variablen so gelernt hat) und das Chaos ist "vorprogrammiert"...

FPGA, VHDL & Co. ·ich ·29.05.2015 17:13 ·32 Antworten

Suche Mitwirkende für Universal-FPGA board

dx/dt wird je nach Steigung des Y(x) automatisch ein dy/dt. 0,01% Jitter bei einem steilflankigen Signal sind dann 0,05% Pegelfehler. Bei einer hohen Aussteuerung des Signales sind dann z.B. 0,02% absoluter Fehler des Signals. Je nachdem wie sich das durch den AA-filter durchsetzt sind es auf den durchschnittlichen

entwickelt. Ich bin auch nicht begeistert von stecksysteme wo nicht fur jedes high-speed digitales signal auch ein separates return path (GND) gibt: ich hab schon einige SSO (Simultaneous Switching Outputs) probleme gesehen. Vergleiche: ab PATA-33 ist jedes data signal mit GND umgeben wegen signal integrity

FPGA, VHDL & Co. ·J. S. ·24.04.2021 22:47 ·162 Antworten

Der vhdl-Schnipsel-Anfängerfragen Thread

ich direkt noch los werden weil ich sie auch in einem Codefragment gesehen habe. Ich habe ein internes Signal [vhdl] signal xyz : STD_LOGIC_VECTOR(3 downto 0) := "0000"; [/vhdl] a) ist das "Initialilsieren" auch für synthetisierte Hardware gültig? b) wie schreibe ich das in Abhängigkeit mit

J.H. schrieb: > Ich habe ein internes Signal > [vhdl] > signal xyz : STD_LOGIC_VECTOR(3 downto 0) := "0000"; > [/vhdl] > > a) ist das "Initialilsieren" auch für synthetisierte Hardware gültig? Bei Xilinx ja. Die Inistialisierung

FPGA, VHDL & Co. ·J.H. ·06.01.2015 20:33 ·65 Antworten