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T51-Core
bmm-Datei, in der das Speicherlayout beschrieben wird. Dokumentation zu dem Format gibt es unter t51_rom.bmm: ADDRESS_BLOCK t51_inst_rom RAMB16 [0x0000:0x1FFF] BUS_BLOCK T51_inst/inst_Mram_mem3 [7:6]; T51_inst/inst_Mram_mem2 [5:4]; T51_inst/inst_Mram_mem1 [3:2]; T51_inst/inst_Mram_mem [1:0]; END_BUS_BLOCK
aufnehmen, dann verwendet ISE sie automatisch für das Erzeugen des Bitstreams. Siehe auch. Beiträge zum T51 im Forum
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Datei:ROM52 BASIC.zip
Für Xilinx ISE angepasstes Basic-ROM des T51-Core
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FPGA Soft Core
mit 30-50MHz OpenCores Xmega/ATmega/ATtiny entfällt ja, Verilog 128 KiB C, C++, Asm GCC, Clang GPL - T51 entfällt ja, VHDL 64k asm, Basic, C, ... sdcc, MCS-Basic, ... single cycle 8051, z. B. 40 MHz auf Spartan3 OpenCores T51-Core 8051 IP Core entfällt ja, VHDL 64k asm, Basic, C, ... sdcc, MCS-Basic, .
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Digilent Nexys
Fall kann es wie ein (mit 70 ns leider ziemlich langsames) SRAM angesteuert werden (Beispiel unter T51-Core). Schneller geht es mit dem synchronen Burst-Mode, der auch nicht besonders schwierig zu implementieren sein sollte. Webseite Datenblatt Beispieldesigns. T51-Core - 8051-kompatibler Prozessor mit