Suchergebnisse für "when others"

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3880 Treffer für when others Suchergebnisse für "when others"

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  • Thread

    WHEN OTHERS in einer FSM

    state : std_logic_vector(1 downto 0); ... ELSIF rising_edge(CLK) THEN CASE state IS WHEN STATE1 => ... WHEN STATE2 => ... WHEN STATE3 => ... WHEN OTHERS => s_state <= STATE1 ; END CASE; [/vhdl] Hier wird der OTHERS Zeig implementiert und alles ist schön bzw. abgesichert

    Synthesizer daran, ein optimales Design zu erzeugen: http://www.lothar-miller.de/s9y/categories/25-when-others

    FPGA, VHDL & Co. ·Thommy · ·29 Antworten

  • Thread

    WHEN others notwendig?

    Mit 3 Bit wären aber 8 Zustände möglich... signal periodX : period; -- ... CASE periodX IS WHEN period1 => -- ... WHEN period2 => -- ... WHEN period3 => -- ... WHEN period4 => -- ... WHEN period5 => -- ... WHEN period6 => -- ... WHEN others => -- notwendig

    http://www.lothar-miller.de/s9y/categories/25-when-others & https://www.mikrocontroller.net/topic/253214

    FPGA, VHDL & Co. ·Dominik · ·12 Antworten

  • Thread

    case / when others

    Und so: when others => A <= (others => '0');

    deklariert ist und alle Fälle mit "case n" (n von 0 bis 12) untersucht werden und in solchem Fall kein "when others" benötigt wird... Welche Fehlermeldung erzeugt denn das Synthesewerkzeug?

    FPGA, VHDL & Co. ·Sebastian J. · ·16 Antworten

  • Thread

    default Werte, when others =>

    others" dann einfach leer ? (Haben "leere" when others überhaupt einen Sinn?) [vhdl] ... when others => end case; if (reset = '1') then ... [/vhdl] Wie verhält sich das mit dem

    kombinatorischen Prozessen. Denn sonst hast du pfeilschnell ein Latch an der Backe... In deiner FSM ist der others Pfad unnötig: http://www.lothar-miller.de/s9y/categories/25-when-others

    FPGA, VHDL & Co. ·Christian G · ·15 Antworten

  • Thread

    case/when mit 'Löchern?

    Ok, das mit dem 'when others' hat sich erledigt. Wozu gibts schliesslich den finalen 'else' Zweig?

    egal -- blubb elif(bed4) then -- 16 Bit auskodiert -- blubb else -- das ist Dein when others?? end if; Das sollte theoretisch mit xxx gehen. Gruss Axel

    FPGA, VHDL & Co. ·Tom · ·10 Antworten

  • Thread

    LED-Zähler mit Xilinx CPLD

    q <= count(31 downto 24); when others => q <= (others => '0'); end case; end if; end if; end process; end Behavioral;

    q <= count(31 downto 24); when others => q <= (others => '0'); end case; Könnte man, den Ausgang im Falle "when others" auch als Tristate hochohmig schalten? Gruß Holger

    FPGA, VHDL & Co. ·Holger · ·32 Antworten

  • Thread

    Der vhdl-Schnipsel-Anfängerfragen Thread

    letzten 7 Fällen kannst du getrost von einem undefinierten Ergebnis ausgehen. Damit sparst du dir das /when others/. Aber in der Praxis gibt es nur die ersten beiden (zumindest innerhalb des FPGAs) und deshalb kannst du die anderen in einem (1) /when others/ Fall zusammenfassen. Du könntest also auch so schreiben: [vhdl] with A(7) select C <= "01" when '0', "10" when '1', "UU" when others; [/vhdl] Das ist formal richtig, simuliert richtig und lässt sich synthetisieren.

    FPGA, VHDL & Co. ·J.H. · ·65 Antworten

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    Case-When Fehlermeldung brauche Hilfe

    und bei einer 0 dann H mit nullen auffuellen. Mfg. ! PP1: process (A,B,H) begin case B(0) when B(0)= '1' => H(0)<=A(0); => H(1)<=A(1); => H(2)<=A(2); => H(3)<=A(3); when others => H <=(others=>'0'); end case; end process PP1; FEHLERMESSAGE : ERROR:HDLParsers:164 - "C:/MU.vhd"

    PP1: process (A,B,H) begin case B(0) is when '1' => H(0)<=A(0); H(1)<=A(1); H(2)<=A(2); H(3)<=A(3); when others => H <=(others=>'0'); end case; end process PP1; nicht geprüft, sollte aber klappen.

    FPGA, VHDL & Co. ·Christian Fischer · ·4 Antworten

  • Thread

    IIR Filter Direktform II 2. Ordnung in VHDL

    := (others => '0'); --Multiplikation mit b0 5.40 signal b1_mult : signed(44 downto 0) := (others => '0'); --Multiplikation mit b1 5.40 signal b2_mult : signed(44 downto 0) := (others

    := (others => '0'); --Multiplikation mit b0 5.40 signal b1_mult : signed(44 downto 0) := (others => '0'); --Multiplikation mit b1 5.40 signal b2_mult : signed(44 downto 0) := (others

    FPGA, VHDL & Co. ·Alex K. · ·22 Antworten

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    mit VHDL optimieren

    " -- 6 "1110000" when "10011" -- 7 "1111111" when "11101" -- 8 "1111011" when "11111" -- 9 [/vhdl] "0000000" when others will ich weglasen um meine Logik so einfach wie möglich zu halten. Hoffentlich kann man

    Beschreibungen liefern (auf den Ressourcenverbrauch bezogen) annähernd das selbe Ergebnis: [vhdl] when others => output <= "1111011"; when others => output <= "-------"; when others => output <= "0000000"; [/vhdl] > Ich denke aber auch das der Weg über VHDL hier der Falsche

    FPGA, VHDL & Co. ·Blinky · ·29 Antworten

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    phase Correct PWM

    signal schalter0: unsigned (4 downto 0) := (others=>'0'); signal schalter1: unsigned (9 downto 5) := (others=>'0'); Das sind beides unsigned, kann man so machen, könntest aber auch gleich Integer nehmen. PWM_0 <= '1' when countout >= to_integer

    Gustl B. schrieb im Beitrag #6648111: > signal schalter0: unsigned (4 downto 0) := (others=>'0'); > signal schalter1: unsigned (9 downto 5) := (others=>'0'); > > Das sind beides unsigned, kann man so machen, könntest aber auch gleich > Integer nehmen. > > PWM_0 <= '1' when countout

    FPGA, VHDL & Co. ·Armin D. · ·53 Antworten

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    Bereichsabfrage in Case

    sel)); process(seli, din) begin case seli is when 0 to 1 => dout1<=din(15 downto 12); when 2 => dout1<=din(11 downto 8); when 3 to 6 => dout1<=din( 7 downto 4); when 7 to 15 => dout1<=din( 3 downto 0); when others

    (addr)) is when to_integer(unsigned'(x"01")) => ... when others => if addr >=x"01" and addr <= x"02" then [/vhdl]

    FPGA, VHDL & Co. ·Stefan123 · ·22 Antworten

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    vhdl Fragen zum Code

    "; when "000100" =>CommandList <= x"000C0003"; when others =>CommandList <= x"00000000"; end case; END PROCESS; [/vhdl]

    +1; end if; when x"0002" => sOn<= '1'; sMemAdress <= sMemAdress+1; when x"0003" => sOff <= '0'; sMemAdress <= sMemAdress+1; when others => Error <= '1'; end

    FPGA, VHDL & Co. ·Dan · ·30 Antworten

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    Typedefinition mit 3 Zustaenden

    anlegen: type dtyp is (aa, ab, ac); signal a : dtyp; spaeter in einem Prozess: case a is when aa .... , when ab .... , when ac .... , when others => ... ; end case Hinter when others wird per Kommentar noch angegeben, dass diese Zeile unbedingt noetig sei, wenn die Anzahl der

    ] when others => zustand <= aa; [/vhdl] schreiben. Also sozusagen eine bevorzugten Zustand einnehmen. Gruß Gast

    FPGA, VHDL & Co. ·André · ·16 Antworten

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    Keine M4K Blöcke synthetisiert

    when "1111" => ram_array(15) <= ram_array(15) + in_vector; when others => ram_array(0) <= (others => '0'); end case; array_addition_counter <= array_addition_counter + 1; --zahl

    <= (others => '0'); mux_8ch <= (others => '0'); mux_9ch <= (others => '0'); mux_10ch <= (others => '0'); mux_11ch <= (others => '0'); mux_12ch <= (others => '0'); mux

    FPGA, VHDL & Co. ·wurstwerner · ·24 Antworten

  • Thread

    kruder Fehler bei FPGA-Programmierung (ISE WEBpack-Schematic)

    begin cly <= '0'; case "000"&y10(0)&y1 is -- alle 4 Jahre korrigieren when x"00" => cly <= '1'; when x"04" => cly <= '1'; when x"08" => cly <= '1'; when x"12" => cly <= '1'; when x"16" => cly <= '1'; when others => null

    when BEDINGUNG2 => Ziel2<=Quelle; when others => Zieln<=Quelle; end case;[/vhdl] *Frage 2*) Für when others habe ich eine Variable deklariert, die mir den Wert auf nimmt damit irgendwas passiert

    FPGA, VHDL & Co. ·Fabian Hoemcke · ·38 Antworten

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    Logic Analyzer Core (Logic Analyzer)

    hw_conf_field) begin -- Bit 0,1: number of sram soldered case hw_conf_field(1 to 0) is when "01" => num_of_sram <= conv_std_logic_vector(1, 2); -- 1 sram when "10" => num_of_sram <= conv_std_logic_vector(1, 2); -- 2 sram when others => num_of_sram <= (others <= '0'); -- Line

    ich bin verblüfft: [vhdl] when others => num_of_sram <= conv_std_logic_vector(0, 2); [/vhdl] funktioniert? Aber wieso denn nicht mit (others <= '0') ?

    FPGA, VHDL & Co. ·ope · ·75 Antworten

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    Design - Faustregeln

    when others in einem undefinierten Zustand geraten.

    > when others .... > ist das bei One-Hot-Kodierung überflüssig ? Wenn jeder Zustand auscodiert wurde, macht when-others bei der One-Hot-Codierung mit abgeschalteter "Safe-Implementierung" gar keinen Sinn

    FPGA, VHDL & Co. ·Pat Rik · ·20 Antworten

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    Sensitivitätsliste in VHDL Code

    Warnung aus, wenn sie nicht vollständig ist. [vhdl] OR : process(x) begin case x is when "00" => c := "0"; when "01" | "10" | "11" => c := "1"; when others => none; end case end process; [/vhdl]

    [vhdl]OR : process(x) begin case x is when "00" => c <= '0'; when "01" | "10" | "11" => c <= '1'; when others => none; end case end process; OR : process(x) begin case x is when "00" => c <= '

    FPGA, VHDL & Co. ·maxpower · ·25 Antworten

  • Thread

    Probleme mit Signalgenerator/Dreieck

    x"42" when x"14", x"43" when x"15", x"44" when x"16", x"45" when x"17", x"46" when x"18", x"46" when x"19", x"47" when x"1A", x"48" when x"1B", x"49" when x"1C", x"4A" when x"1D", x"4B

    x"59" when x"3C", x"59" when x"3D", x"59" when x"3E", x"59" when x"3F", x"00" when others; -------------------------------------------------------------------------------

    FPGA, VHDL & Co. ·Bucki E. · ·23 Antworten

  • Thread

    Anderes Ergebnis bei POST-Simulation

    XXXXXXXX; ZUSTAND <= S_OUT; when S_OUT => ZUSTAND <= S_STOP; when S_STOP => ZUSTAND <= S_WAIT; when OTHERS => ZUSTAND <= S_WAIT; end case; if (

    QX_INT <= VX_INT; QY_INT <= VY_INT; ZUSTAND <= S_OUT; when S_OUT => ZUSTAND <= S_STOP; when S_STOP => ZUSTAND <= S_WAIT; when OTHERS => ZUSTAND <= S_WAIT; end case; if (RESET ='1') then ZUSTAND <= S_WAIT

    FPGA, VHDL & Co. ·manu · ·16 Antworten

  • Thread

    Multiplizierer einsparen

    Sensitivliste ist unvollständig. Es fehlen A1 und A2. > begin > case CLK160MHz is > when '0' => A <= A1 ; > when others => A <= A2; > end case; > > case CLK160MHz is > when '0' => YA1 <= YA ; > when others => YA2 <= YA; > end case; > end process; Ein Takt

    Sensitivliste ist unvollständig. Es fehlen A1 und A2. > >> begin >> case CLK160MHz is >> when '0' => A <= A1 ; >> when others => A <= A2; >> end case; >> >> case CLK160MHz is >> when '0' => YA1 <= YA ; >> when others => YA2 <= YA; >> end case; >> end process; > Ein

    FPGA, VHDL & Co. ·Tom · ·10 Antworten

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    Logische Schaltung mit verzögertem Ausgang

    => t<="0110"; when 8 => t<="0010"; when 0 => state<=high; when others => null; end case; [/pre] Ist mein Code richtig??? MFG Tuan

    > state <= zero_high; when "11" => state <= zero_low; when others => null; end case; end if; when others => null; end case; end if; end process; end Behavioral; [/vhdl]

    FPGA, VHDL & Co. ·Tuan · ·46 Antworten

  • Thread

    frage zur Latch Beseitigung

    Werte ein Default setzt. Entweder vor dem "case"-Statement (bevorzuge ich persönlich), oder aber im "when others". Im Moment ist weder noch der Fall.

    Stephan S. schrieb im Beitrag #2678313: > soll das when others bei einer statemachine nicht verwendet werden? Es ist bei vollständig auscodierten FSM unnötig: http://www.lothar-miller.de/s9y/categories/25-when-others > das signal headroom kommt ja

    FPGA, VHDL & Co. ·Stephan S. · ·20 Antworten

  • Thread

    Kleiner UART / Problem

    '1'; if count = X"F" then state <= X"1"; --count <= (others => '0'); end if; else count <= (others => '0'); end if; else if count = X"8" then case state is when

    trg_out <= '1'; else out_buffer <= (others => '0'); err <= '1'; end if; state <= X"0"; when others => NULL; end case;

    FPGA, VHDL & Co. ·TheMason · ·24 Antworten

  • Thread

    Problem beim Auslesen eines internen Signals

    when "100" => ctrl.hsize <= "100"; when others => ctrl.hsize <= "111"; end case; case hburst is when "000" => ctrl.hburst <= "000"; -- single Mode when "001" => ctrl.hburst <= "001"; when "010" => ctrl.hburst <= "010"; when "011" => ctrl.hburst <= "011"; when "100" => ctrl.hburst <= "100"; when others

    FPGA, VHDL & Co. ·Torben · ·9 Antworten

  • Thread

    Aufzählungstypen in VHDL - Ampelsteueung

    Im Prinzip stimmt es, wobei ich jetzt nicht sicher bin bei der Angabe von "when others" wenn schon alle möglichen Fälle angegeben sind. Man sollte aber auf "when others" verzichten falls man im case nicht nur ein paar Fälle aus vielen behandeln will, was bei einer State Machine

    nur 4 Zustände treten in der Realität auf. Die nicht beachteten Zustände werden durch Benutzung von when others zusammengefasst. Oder habe ich das falsch verstanden mit when others?

    FPGA, VHDL & Co. ·maxpower · ·25 Antworten

  • Thread

    Quartus. Case statement mit 256 when wirft Fehler

    Bit slv, das baut problemlos. Ich decke nichtmal alle Fälle ab... [VHDL] case read_data is when x"06" | x"0E" | x"16" | x"1E" | x"26" | x"2E" => -- X = Mem[PC] ... ... ... when others => state <= IDLE; [/VHDL]

    op_alu_op_o <= JREL; op_addr_mode_o <= OP_MODE_REL; when others => null; end case; [/vhdl] Hat trotzdem gesgt daß ein "others" fehlt...

    FPGA, VHDL & Co. ·Ale · ·8 Antworten

  • Thread

    use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL;

    auswählen, welches nicht recht klappen will. [vhdl]width digit_sel select digit <= counter(3 downto 0) when 0, <= counter(7 downto 4) when 1, <=counter(11 downto 8) when 2, counter(15 downto 12) when others. [/vhdl] counter müsste dort wohl in std_logic_vector gecastet werden? Eben das verwirrt mich.

    (to_unsigned(counter,16); with digit_sel select digit <= countvec(3 downto 0) when 0, countvec(7 downto 4) when 1, countvec(11 downto 8) when 2, countvec(15 downto 12) when others; [/vhdl] Eine dritte Möglichkeit ist den cnt erst mal zurechtrechnen

    FPGA, VHDL & Co. ·erschlagen · ·19 Antworten

  • Thread

    MUX mit bidirektionalem Pin

    end if; -- kann man das so loesen? -- -- 2:8 Multiplexer case SEL is when "000" => Y <= (0 => A, 1 => B_TEMP, others => 'Z'); when "001" => Y <= (1 => A, 3 => B_TEMP, others => 'Z'); when "010" => Y <= (5 => A, 6 => B_TEMP, others => 'Z'); ...

    when "001" => B <= Y(3); when "010" => B <= Y(6); ... when others => null; end case; end if; Grüße, Manuel

    FPGA, VHDL & Co. ·Manuel F. · ·11 Antworten

  • Thread

    Warum hängt vsync und hsync im RTL-Viewer in der Luft?

    std_logic:='0'; signal we : std_logic; signal dataout : std_logic_vector (7 downto 0):= (others => '0'); signal char : std_logic_vector (7 downto 0):= (others => '0'); signal dat : std_logic_vector (7 downto 0):= (others => '0'); signal charlin : std_logic_vector (11 downto 0):= (others => '0'); signal counterx : std_logic_vector (9 downto 0):= (others => '0'); signal countery : std_logic_vector (9 downto 0):= (others => '0'); signal basis : std_logic_vector (11 downto 0):= (others => '0'); signal offs : std_logic_vector (6 downto 0):= (others

    FPGA, VHDL & Co. ·peter · ·43 Antworten

  • Thread

    Erfahrung mit SPI Slave und Spartan 6 FPGA?

    architecture Behavioral of ParalellToSerial is signal DST : STD_LOGIC_VECTOR (n-1 downto 0):=(others=>'0'); signal sclkSR : STD_LOGIC_VECTOR (1 downto 0):=(others=>'0'); signal sclkCS : STD_LOGIC_VECTOR (1 downto 0):=(others=>'0'); begin process begin wait until rising_edge

    architecture Behavioral of SPI_Slave is signal dSR : STD_LOGIC_VECTOR (15 downto 0):=(others=>'0'); signal sclkSR : STD_LOGIC_VECTOR (1 downto 0):=(others=>'0'); signal ssSR : STD_LOGIC_VECTOR (1 downto 0):=(others=>'0'); begin sclkSR <= sclkSR(0) & SCLK when rising_edge

    FPGA, VHDL & Co. ·Andi P. · ·41 Antworten

  • Thread

    Sicherstellen, dass eine FSM sich nicht verfängt.

    vhdl] type states is (a,b,c); -- 2 FFs signal state, next_state: states := a; case state is when a => ... when b => ... when c => ... when others => next_state <= a; end case; [/vhdl] dieses Template angewandt werden? oder reicht so ein Template [vhdl] type states is (a,

    (1 downto 0) := "00"; case state is when "00" => ... when "01" => ... when "10" => ... when others => next_state <= "00"; end case; [/vhdl] Mich würde das insgesamt interessieren, also ob es toolübergreifend funktioniert.

    FPGA, VHDL & Co. ·Martin · ·10 Antworten

  • Thread

    VHDL-Tristatebuffer will nicht

    0) when WR_1_EN = '1' else (others => 'Z'); D <= Y_DATA(7 downto 0) when WR_2_EN = '1' else (others => 'Z'); D <= X_DATA(11 downto 8) & Y_DATA(11 downto 8) when WR_3_EN = '1' else (others

    vhdl] -- Zuerst der Multiplexer with RD_CNT select OutputData <= X_DATA(7 downto 0) when "00", Y_DATA(7 downto 0) when "01", D <= X_DATA(11 downto 8) & Y_DATA(11 downto 8) when "10", "--------" when others; -- Dann der Tri-State Buffer D <= OutputData when

    FPGA, VHDL & Co. ·Sebastian H. · ·18 Antworten

  • Thread

    Fehler im VHDL-Quellcode

    "=>segm<="0111000"; -- F WHEN OTHERS=>segm<="0000000"; -- mögliche andere Fälle END CASE; END IF; END PROCESS; -- Verbinde die internen Zähler mit den Ausgängen a <= segm (6); b <= segm (5); c <= segm (4); d

    "=>segm<="0111000"; -- F WHEN OTHERS=>segm<="0000000"; -- mögliche andere Fälle END CASE; END IF; END IF; END PROCESS; -- Verbinde die internen Zähler mit den Ausgängen a <= segm (6); b <= segm (5); c <= segm (

    FPGA, VHDL & Co. ·Halberraum · ·30 Antworten

  • Thread

    Entscheidungsblock

    <= M_gereg_Hyst_H; Isoll_L <= M_gereg_Hyst_L; when others => null; end case; heißen.

    ; when others => null; end case; end if; end process;

    FPGA, VHDL & Co. ·Felix B. · ·17 Antworten

  • Thread

    Zuweisunf slv verschiedener Länge

    -- wr,aq,aqd,rd when "0000" => m_next_state <= idle_state; when "1000" => m_next_state <= write_s0_state; when others => null; end case; ----------

    read_state; when others => null; end case; when others => null; end case; end process; -------------------------

    FPGA, VHDL & Co. ·ope · ·6 Antworten

  • Thread

    STD_LOGIC_VECTOR --> 7 SEGMENT DISPLAY

    " => a_to_g <= "1100000"; --b when X"C" => a_to_g <= "0110001"; --C when X"D" => a_to_g <= "1000010"; --d when X"E" => a_to_g <= "0110000"; --E when others => a_to_g <= "0111000"; --F end case; end process; end hex7seg; [/

    X"B" => a_to_g1 <= "1100000"; --b when X"C" => a_to_g1 <= "0110001"; --C when X"D" => a_to_g1 <= "1000010"; --d when X"E" => a_to_g1 <= "0110000"; --E when others => a_to_g1 <= "0111000"; --F end case; end process; process

    FPGA, VHDL & Co. ·Bernd · ·18 Antworten

  • Thread

    CIC Additionsknoten

    <= '0'; oCIC <= (others => '0'); else case stateComb is when idle => if (nShift = 0) then oCIC <= iCIC; oNewValue

    end if; stateInt <= fill; end if; when fill => stateInt <= int1; nCICExpand <= (others => nCICTemp(nCICTemp'left)); nCICExpand(BIT_WIDTH-1 downto 0) <= signed(nCICTemp); when int1 =>

    FPGA, VHDL & Co. ·Marcel D. · ·8 Antworten

  • Thread

    VHDL - Syntaxerror in Case-When-Anweisung

    Prozess verwendet werden. Probier mal das hier: [vhdl] WITH sw SELECT seg <= "1111110" WHEN "0000", 'X' WHEN OTHERS; [/vhdl]

    so ist es richtig with sw select seg <= "1111110" when "0000", "1001110" when "0001", "0000000" WHEN OTHERS;

    FPGA, VHDL & Co. ·Matze · ·7 Antworten

  • Thread

    aus RAM kommen falsche Daten raus

    state <= stRAM2EEPROM_Addr; CountAddress <= (others =>'0'); count <= (others =>'0'); when stRAM2EEPROM_Addr => if(AddrWrDone_i = '1') then state <=

    DataEEPROM_o <= DataRAM_i; end if; when others => AddressRAM_o <= (others => '0'); DataRAM_o <= (others => '0'); DataEEPROM_o <= (others => '0'); WriteEnable_o <= '0'; CountAddress

    FPGA, VHDL & Co. ·Richard · ·9 Antworten

  • Thread

    Frequenzteiler mit 5 Switches

    clk <= clkDiv(4); when "00101" => clk <= clkDiv(5); when "00110" => clk <= clkDiv(6); when "00111" => clk <= clkDiv(7); when "01000" => clk <= clkDiv(8); when "01001" => clk <= clkDiv(9); when "01010" => clk <= clkDiv(10); when "01011" => clk <= clkDiv(11); when "01100" => clk <= clkDiv(12); when "01101" => clk <= clkDiv(13); when "01110

    FPGA, VHDL & Co. ·Gerhard L. · ·20 Antworten

  • Thread

    FSM Problem(Ein zustand als Taktverzögerung)

    end if; end case; end process zweitens; Drittens:process(zustand) begin case zustand is when s0 => sort<='0'; when others => sort<='1'; end case; end process Drittens; end Behavioral;

    end if; end case; end process zweitens; Drittens:process(zustand) begin case zustand is when s0 => sort<='0'; when others => sort<='1'; end case; end process Drittens; end Behavioral;

    FPGA, VHDL & Co. ·VHDL_Bginner · ·18 Antworten

  • Thread

    Mux mit One-Hot Eingang

    Record auf den Record rec_out gegeben werden. [vhdl] WITH slv_sel SELECT rec_out <= rec_arr(0) WHEN "0001", rec_arr(1) WHEN "0010", rec_arr(2) WHEN "0100", rec_arr(3) WHEN "1000", rec_arr(0) WHEN others; [/vhdl] Wie kann man das ganze schöner schreiben

    (0) WHEN "0001", rec_arr(1) WHEN "0010", rec_arr(2) WHEN "0100", rec_arr(3) WHEN others; [/vhdl] Wenn du deine Beschreibung umschreibst, dann kommst du schnell auf sowas

    FPGA, VHDL & Co. ·Marius S. · ·14 Antworten

  • Thread

    FPGA: Selektive Signalzuweisung mit "with.select"

    REG2 when "101000100010", REG3 when "101000100011", (others =>'0') when others; 2. data <= data_x when (ADDR>="000000000000" and ADDR<= "101000100000") else REG1 when ADDR="101000100001" else REG2 when ADDR="101000100010" else REG3 when ADDR="101000100011" else (others =>'0') when others; Aus Fall 2 folgt eine priorisierte sequentielle Decodierung welche ich so nicht haben möchte

    FPGA, VHDL & Co. ·Markus Weber · ·14 Antworten

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    Immer noch Kompaktblitz

    (22); when "11" => leds (5) <= '1'; when others => null; end case; ...--Gekürzt. Hier werden alle Bits angezeigt. end case; --------------------------------------------Beginn Lesevorgang when read

    <= read_10; end if; when read_10 => IORD_N <= '1'; ADDR <= "11111"; read_counter <= (others => '0'); state <= next_state; ---------------------------------------------Ende Lesevorgang when others => null; end case

    FPGA, VHDL & Co. ·Christian Peters · ·28 Antworten

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    iCEstick/VHDL

    einen grundlegenden Verständnisfehler entfeckt: dort wird bei einer vollständig auscodierten FSM ein "when others" Zweig eingefügt. Das ist sinnlos und falsch. Der Term wird sofort wegoptimiert. Siehe das da: http://www.lothar-miller.de/s9y/categories/25-when-others Wenn schon solche simplen Sachen falsch

    statement." Oder: "The when others clause is not required but should generally always be used unless you really know what you’re doing. You know more what you’re doing later, so for now, always use a when others clause.."

    FPGA, VHDL & Co. ·U.G. L. · ·10 Antworten

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    VHDL Operator als Generic

    <= '1' WHEN INPUT <= VAL ELSE '0'; WHEN OTHERS => OUTPUT <= '1' WHEN INPUT = VAL ELSE '0'; END CASE; END PROCESS; [/vhdl]

    übersehen? Oder hat der ursprüngliche Entwickler da was übersehen? Und wo wir gerade so über das when others diskutieren einen Link dazu: http://www.lothar-miller.de/s9y/categories/25-when-others

    FPGA, VHDL & Co. ·Samuel C. · ·16 Antworten

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    VHDL Code vereinfachung

    WHEN OTHERS => tmp <= 104; END CASE ; when "00010" => CASE var2 IS WHEN '1' => tmp <= 92; WHEN OTHERS => tmp <= 108; END CASE ; when "00011" => CASE var2

    CC => ... when others => ... [/vhdl] Dann wird /when others/ tatsächlich ignoriert, weil ja schon alle Zustände verwendet sind. > Hast du gewusst, dass das WHEN OTHERS von fast jedem Synthese-Tool > einfach

    FPGA, VHDL & Co. ·klaus · ·5 Antworten

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    Variable als Zähler

    when "100" => -- TxF1 Key next_state <= TxFault1; when others => -- Undefined combinations next_state <= curr_state;

    when "011" => -- TxF0 Key next_state <= TxFault0; when "100" => -- TxF1 Key next_state <= TxFault1; when others => null

    FPGA, VHDL & Co. ·Rudi · ·17 Antworten